文件名称:timer_se
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数字时钟可以显示分、秒,并通过按键进行复位;数字时钟由四个基本模块组成,顶层模块、分频模块、计数模块、译码显示模块。(1)分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号,控制计数器改变状态。(2)计数模块:秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1,变化状态为0~9,低4位状态变化到9时,高4位加1,变化状态为0~5。秒钟计数达到59时,分钟低四位从1开始,每59秒加1,低4位状态变化到9时,高4位加1,变化状态为0~5,计数器采用异步复位。(3)译码显示模块BCD码通过4-7译码器译码后驱动数码管显示。以上功能分别由BCD码显示模块和七段译码管功能设计 (4)顶层模块层模块是将各功能模块连接起来,(The digital clock can display the minute and second, and reset it by key.
The digital clock is composed of four basic modules, the top layer module, the frequency division module, the counting module and the decoding display module.)
The digital clock is composed of four basic modules, the top layer module, the frequency division module, the counting module and the decoding display module.)
相关搜索: Verilog秒和分钟显示
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下载文件列表
文件名 | 大小 | 更新时间 |
---|---|---|
timer_se\clk6m.v | 400 | 2018-01-08 |
timer_se\clk6m_to_1s.bsf | 1931 | 2018-01-11 |
timer_se\clock1.bdf | 11498 | 2018-01-11 |
timer_se\count60.bsf | 3118 | 2018-01-11 |
timer_se\count60.v | 1157 | 2018-01-15 |
timer_se\count60.v.bak | 1160 | 2018-01-11 |
timer_se\db\logic_util_heursitic.dat | 0 | 2018-01-15 |
timer_se\db\prev_cmp_stst.qmsg | 27986 | 2018-01-15 |
timer_se\db\stst.(0).cnf.cdb | 2075 | 2018-01-15 |
timer_se\db\stst.(0).cnf.hdb | 1250 | 2018-01-15 |
timer_se\db\stst.(1).cnf.cdb | 3558 | 2018-01-11 |
timer_se\db\stst.(1).cnf.hdb | 955 | 2018-01-11 |
timer_se\db\stst.(2).cnf.cdb | 4727 | 2018-01-15 |
timer_se\db\stst.(2).cnf.hdb | 1612 | 2018-01-15 |
timer_se\db\stst.(3).cnf.cdb | 1719 | 2018-01-11 |
timer_se\db\stst.(3).cnf.hdb | 742 | 2018-01-11 |
timer_se\db\stst.(4).cnf.cdb | 5559 | 2018-01-11 |
timer_se\db\stst.(4).cnf.hdb | 869 | 2018-01-11 |
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timer_se\db\stst.(5).cnf.hdb | 758 | 2018-01-15 |
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timer_se\db\stst.sld_design_entry.sci | 198 | 2018-01-15 |
timer_se\db\stst.sld_design_entry_dsc.sci | 198 | 2018-01-15 |
timer_se\db\stst.smart_action.txt | 6 | 2018-01-15 |
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timer_se\timer.v.bak | 743 | 2018-01-11 |
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