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文件名称:eetop.cn_uart 源码 (Verilog)

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2017-11-24
  • 文件大小：
  • 9kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • jacke*****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

Verilog编写的UART通信模块，比较清晰(UART model wrote by Verilog)
相关搜索： UART

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
tester.v 6428 2001-09-11
clock_divider.v 2123 2001-09-11
control_operation.v 3265 2001-09-11
cpu_interface.v 1648 2001-09-11
serial_interface.v 4089 2001-09-11
status_registers.v 1894 2001-09-11
address_decode.v 1491 2001-09-11
uart_tb.v 1286 2001-09-11
uart_top.v 3018 2001-09-11
xmit_rcv_control.v 12293 2001-09-11

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