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文件名称:xuexidds

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2016-10-13
  • 文件大小：
  • 38kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 刘*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

利用quartus平台使用verilog语言实现直接数字频率合成-Use quartus platform verilog language Direct Digital Synthesis
(系统自动生成,下载前可以参看下载内容)

下载文件列表





xuexidds

........\acc.bsf

........\acc.v

........\acc_bb.v

........\adder.bsf

........\adder.v

........\address_decode.bsf

........\address_decode.v

........\addrlatch.bdf

........\atof.bsf

........\atof.v

........\control.bsf

........\control.v

........\count.bsf

........\count.v

........\count_bb.v

........\db

........\..\dds.db_info

........\..\dds.sld_design_entry.sci

........\..\prev_cmp_dds.qmsg

........\dds.bdf

........\dds.done

........\dds.qpf

........\dds.qsf

........\dds.v

........\e1.bdf

........\lshift.bsf

........\lshift.v

........\lshift_bb.v

........\m.bdf

........\multam.bsf

........\multam.v

........\multam_bb.v

........\ram.bsf

........\ram.v

........\ram_bb.v

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