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文件名称:pararel-8-bit-adder-verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2014-12-12
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • app***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

implementation of 8bit adder with pararel computation. It s use S/P converter and P/S converter. The code is written in verilog language
(系统自动生成,下载前可以参看下载内容)

下载文件列表





pararel adder.v

testbench_parareladder.v

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