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文件名称:addercs16.v

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2014-05-28
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • liu****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

这是自己写的 16 bits carry select adder 的verilog的代码，如果有用fell free to download-It is 16 bits verilog write their own code to carry select adder, if a useful fell free to download
(系统自动生成,下载前可以参看下载内容)

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addercs16.v

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