文件名称:ac701-pcie-rdf0225-2013.2-c

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2014-03-05
  • 文件大小:
  • 3.63mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 凯*
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赛灵思7系列开发板ac701,PCIE参考设计,VHDL/Verilog,开发环境Vivado-xilinx 7 series design Kit AC701 PCIe reference design. VHDL/Verilog, design environment Vivado
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ac701_pcie\ac701_pcie.data\constrs_1\fileset.xml

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..........\...............\.ources_1\fileset.xml

..........\...............\wt\java_command_handlers.wdf

..........\...............\..\project.wpc

..........\...............\..\webtalk_pa.xml

..........\...........srcs\sources_1\ip\ac701_pcie_x4_gen2\ac701_pcie_x4_gen2.veo

..........\...............\.........\..\..................\ac701_pcie_x4_gen2.xci

..........\...............\.........\..\..................\ac701_pcie_x4_gen2.xml

..........\...............\.........\..\..................\..................\example_design\EP_MEM.v

..........\...............\.........\..\..................\..................\..............\PIO.v

..........\...............\.........\..\..................\..................\..............\PIO_EP.v

..........\...............\.........\..\..................\..................\..............\PIO_EP_MEM_ACCESS.v

..........\...............\.........\..\..................\..................\..............\PIO_RX_ENGINE.v

..........\...............\.........\..\..................\..................\..............\PIO_TO_CTRL.v

..........\...............\.........\..\..................\..................\..............\PIO_TX_ENGINE.v

..........\...............\.........\..\..................\..................\..............\pcie_app_7x.v

..........\...............\.........\..\..................\..................\..............\xilinx_pcie_2_1_ep_7x.v

..........\...............\.........\..\..................\..................\..............\xilinx_pcie_7x_ep_x4g2_AC701.xdc

..........\...............\.........\..\..................\..................\hierarchy.txt

..........\...............\.........\..\..................\..................\simulation\dsport\pci_exp_expect_tasks.vh

..........\...............\.........\..\..................\..................\..........\......\pci_exp_usrapp_cfg.v

..........\...............\.........\..\..................\..................\..........\......\pci_exp_usrapp_com.v

..........\...............\.........\..\..................\..................\..........\......\pci_exp_usrapp_pl.v

..........\...............\.........\..\..................\..................\..........\......\pci_exp_usrapp_rx.v

..........\...............\.........\..\..................\..................\..........\......\pci_exp_usrapp_tx.v

..........\...............\.........\..\..................\..................\..........\......\pcie_2_1_rport_7x.v

..........\...............\.........\..\..................\..................\..........\......\pcie_axi_trn_bridge.v

..........\...............\.........\..\..................\..................\..........\......\xilinx_pcie_2_1_rport_7x.v

..........\...............\.........\..\..................\..................\..........\functional\board.v

..........\...............\.........\..\..................\..................\..........\..........\board_common.vh

..........\...............\.........\..\..................\..................\..........\..........\sys_clk_gen.v

..........\...............\.........\..\..................\..................\..........\..........\sys_clk_gen_ds.v

..........\...............\.........\..\..................\..................\..........\tests\sample_tests1.vh

..........\...............\.........\..\..................\..................\..........\.....\tests.vh

..........\...............\.........\..\..................\..................\.ource\ac701_pcie_x4_gen2-PCIE_X0Y0.xdc

..........\...............\.........\..\..................\..................\......\ac701_pcie_x4_gen2_axi_basic_rx.v

..........\...............\.........\..\..................\..................\......\ac701_pcie_x4_gen2_axi_basic_rx_null_gen.v

..........\...............\.........\..\..................\..................\......\ac701_pcie_x4_gen2_axi_basic_rx_pipeline.v

..........\...............\.........\..\..................\..................\......\ac701_pcie_x4_gen2_axi_basic_top.v

..........\...............\.......

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