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文件名称:mux16

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [Text]
  • 上传时间：
  • 2013-11-11
  • 文件大小：
  • 2kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • cui****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

利用FPGA时序逻辑设计16位乘法器。利用时序逻辑设计可以使整体设计具备流水线结构-Sequential logic design using FPGA multiplier 16. Sequential logic design allows the use of the overall design with pipeline structure
(系统自动生成,下载前可以参看下载内容)

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