文件名称:asynram

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2013-09-05
  • 文件大小:
  • 331kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • Bi***
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介绍说明--下载内容均来自于网络,请自行研究使用

设计32×6位的RAM,其结构图如图2所示。其中,adr为地址引脚,cs、wr、rd分别为片

选、写和读引脚,din_out为输入输出引脚。当cs=0且wr由低到高(上升沿)时,din上的输

入数据写入adr指示的单元中;当cs=0且rd=0时,adr对应单元的数据在dout数据线上读出。

因wr在上升沿时写入数据,因此可以采用TEC-CA平台上的单脉冲按钮作为wr。-Design 326 of RAM, the structure shown in Figure 2. Which, adr as address pins, cs, wr, rd, respectively, for the chip select, write and read the pin, din_out to input or output pin. When cs = 0 and wr from low to high (rising) when, din input data is written on the instructions of the unit adr when cs = 0 and rd = 0 时, adr corresponding data element in the data line read dout out. Because when data is written on the rising edge wr, so you can use TEC-CA single pulse button on the platform as a wr.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





asynram\asynram.asm.rpt

.......\asynram.cdf

.......\asynram.done

.......\asynram.fit.eqn

.......\asynram.fit.rpt

.......\asynram.fit.summary

.......\asynram.flow.rpt

.......\asynram.map.eqn

.......\asynram.map.rpt

.......\asynram.map.summary

.......\asynram.pin

.......\asynram.pof

.......\asynram.qpf

.......\asynram.qsf

.......\asynram.qws

.......\asynram.sof

.......\asynram.tan.rpt

.......\asynram.tan.summary

.......\asynram.vhd

.......\cmp_state.ini

.......\db\asynram.asm.qmsg

.......\..\asynram.cbx.xml

.......\..\asynram.cmp.cdb

.......\..\asynram.cmp.hdb

.......\..\asynram.cmp.rdb

.......\..\asynram.cmp.tdb

.......\..\asynram.cmp0.ddb

.......\..\asynram.db_info

.......\..\asynram.eco.cdb

.......\..\asynram.fit.qmsg

.......\..\asynram.hier_info

.......\..\asynram.hif

.......\..\asynram.map.cdb

.......\..\asynram.map.hdb

.......\..\asynram.map.qmsg

.......\..\asynram.pre_map.cdb

.......\..\asynram.pre_map.hdb

.......\..\asynram.psp

.......\..\asynram.rtlv.hdb

.......\..\asynram.rtlv_sg.cdb

.......\..\asynram.rtlv_sg_swap.cdb

.......\..\asynram.sgdiff.cdb

.......\..\asynram.sgdiff.hdb

.......\..\asynram.signalprobe.cdb

.......\..\asynram.sld_design_entry.sci

.......\..\asynram.sld_design_entry_dsc.sci

.......\..\asynram.syn_hier_info

.......\..\asynram.tan.qmsg

.......\..\asynram_cmp.qrpt

.......\db

asynram

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