文件名称:RS
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通过verilog hdl语言实现RS编码器与译码器的设计-Verilog hdl language through the RS encoder and decoder design
(系统自动生成,下载前可以参看下载内容)
下载文件列表
| 文件名 | 大小 | 更新时间 |
|---|---|---|
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| RS编码器\mula_0.v | ||
| ........\mula_1.v | ||
| ........\mula_10.v | ||
| ........\mula_11.v | ||
| ........\mula_12.v | ||
| ........\mula_13.v | ||
| ........\mula_14.v | ||
| ........\mula_15.v | ||
| ........\mula_16.v | ||
| ........\mula_17.v | ||
| ........\mula_18.v | ||
| ........\mula_2.v | ||
| ........\mula_21.v | ||
| ........\mula_22.v | ||
| ........\mula_25.v | ||
| ........\mula_3.v | ||
| ........\mula_31.v | ||
| ........\mula_32.v | ||
| ........\mula_35.v | ||
| ........\mula_38.v | ||
| ........\mula_4.v | ||
| ........\mula_45.v | ||
| ........\mula_48.v | ||
| ........\mula_5.v | ||
| ........\mula_51.v | ||
| ........\mula_59.v | ||
| ........\mula_6.v | ||
| ........\mula_61.v | ||
| ........\mula_7.v | ||
| ........\mula_8.v | ||
| ........\mula_9.v | ||
| ........\mul_encode.vhd | ||
| ........\rscode.v | ||
| ........\rscode.vhd | ||
| ........\rscode.vwf | ||
| ........\rstestbench.vhd | ||
| ........\testbenchmul.vhd | ||
| ........\testbenchmul_encode.vhd | ||
| RS编码器 | ||
| ..(204 | 188)译码器的设计\BM_KES.v | |
| .......................\CheinSearch.v | ||
| .......................\ff_mul.v | ||
| .......................\forney.v | ||
| .......................\ROM_INV.mif | ||
| .......................\rom_inv.v | ||
| .......................\rom_power.mif | ||
| .......................\rom_power.v | ||
| .......................\RS(204 | 188)译码器说明.txt | |
| .......................\rs_decoder.v | ||
| .......................\SyndromeCalc.v | ||
| RS(204 | 188)译码器的设计 |