文件名称:UART_FPGA_Code
- 所属分类：
- 串口编程
- 资源属性：
- [ASM] [源码]
- 上传时间：
- 2013-06-21
- 文件大小：
- 1.98mb
- 下载次数：
- 0次
- 提 供 者：
- shensh******
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
UART FPGA实现过程文档说明，及VERILOG HDL 代码，希望能帮助有需要的人，-UART FPGA implementation process documentation, and VERILOG HDL code, hoping to help people in need, thank you
(系统自动生成,下载前可以参看下载内容)
下载文件列表
| 文件名 | 大小 | 更新时间 | |
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| UART的FPGA实现过程-附完整的FPGA | ModelSim | MCU代码和工程 | 以及实现文档\fpga\V0p10\src\divider.v |
| ...................................................................\....\.....\...\ebi.v | |||
| ...................................................................\....\.....\...\rxd.v | |||
| ...................................................................\....\.....\...\top.v | |||
| ...................................................................\....\.....\...\txd.v | |||
| ...................................................................\....\.....\...\uart.v | |||
| ...................................................................\....\.....\testbench\cycloneII_v\_info | |||
| ...................................................................\....\.....\.........\ModelSim.jpg | |||
| ...................................................................\....\.....\.........\tcl_stacktrace.txt | |||
| ...................................................................\....\.....\.........\top_tb.v | |||
| ...................................................................\....\.....\.........\transcript | |||
| ...................................................................\....\.....\.........\uart.cr.mti | |||
| ...................................................................\....\.....\.........\uart.mpf | |||
| ...................................................................\....\.....\.........\vish_stacktrace.vstf | |||
| ...................................................................\....\.....\.........\vsim.wlf | |||
| ...................................................................\....\.....\.........\vsim_stacktrace.vstf | |||
| ...................................................................\....\.....\.........\work\divider\verilog.asm | |||
| ...................................................................\....\.....\.........\....\.......\_primary.dat | |||
| ...................................................................\....\.....\.........\....\.......\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\....sion\verilog.asm | |||
| ...................................................................\....\.....\.........\....\........\_primary.dat | |||
| ...................................................................\....\.....\.........\....\........\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\ebi\verilog.asm | |||
| ...................................................................\....\.....\.........\....\...\_primary.dat | |||
| ...................................................................\....\.....\.........\....\...\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\rxd\verilog.asm | |||
| ...................................................................\....\.....\.........\....\...\_primary.dat | |||
| ...................................................................\....\.....\.........\....\...\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\top\verilog.asm | |||
| ...................................................................\....\.....\.........\....\...\_primary.dat | |||
| ...................................................................\....\.....\.........\....\...\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\..._tb\verilog.asm | |||
| ...................................................................\....\.....\.........\....\......\_primary.dat | |||
| ...................................................................\....\.....\.........\....\......\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\.xd\verilog.asm | |||
| ...................................................................\....\.....\.........\....\...\_primary.dat | |||
| ...................................................................\....\.....\.........\....\...\_primary.vhd | |||
| ...................................................................\....\.....\.........\....\uart\verilog.asm | |||
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