文件名称:lab-1-ALU-design-with-Verilog-HDL
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cpu设计的运算器部分verilog代码，实验资料，包括原理和代码，在modelsim仿真通过-CPU design arithmetic unit part of the verilog code, experimental data, including the principle and code, through the modelsim simulation
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实验1 运算器设计与仿真.doc