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文件名称:Carry_Select_Adder_Verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2013-04-18
  • 文件大小：
  • 3kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 张**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

进位选择加法器，verilog实现。包含3个TB。-Carry Select Adder. Verilog fulfilled. Three testbenches included.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





Carry_Sel_Adder.v

FA.v

Fast_Adder.v

MUX2_1.v

tb_Carry_Sel_Adder_ex_error.v

tb_Carry_Sel_Adder_ex_no_error.v

tb_Carry_Sel_Adder_non_ex.v

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