文件名称:LAB-1

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2013-03-12
  • 文件大小:
  • 218kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 李*
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  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

用组合电路实现的ROM,编程环境为QUARTUS II,verilog编写的例程。-The combinational circuit ROM programming environment QUARTUS II, verilog written routines.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





LAB 1\clk_div.bsf

.....\clk_div.v

.....\db\design.asm.qmsg

.....\..\design.asm_labs.ddb

.....\..\design.cbx.xml

.....\..\design.cmp.cdb

.....\..\design.cmp.hdb

.....\..\design.cmp.logdb

.....\..\design.cmp.rdb

.....\..\design.cmp.tdb

.....\..\design.cmp0.ddb

.....\..\design.cmp2.ddb

.....\..\design.db_info

.....\..\design.eco.cdb

.....\..\design.fit.qmsg

.....\..\design.hier_info

.....\..\design.hif

.....\..\design.map.cdb

.....\..\design.map.hdb

.....\..\design.map.logdb

.....\..\design.map.qmsg

.....\..\design.pre_map.cdb

.....\..\design.pre_map.hdb

.....\..\design.rtlv.hdb

.....\..\design.rtlv_sg.cdb

.....\..\design.rtlv_sg_swap.cdb

.....\..\design.sgdiff.cdb

.....\..\design.sgdiff.hdb

.....\..\design.signalprobe.cdb

.....\..\design.sld_design_entry.sci

.....\..\design.sld_design_entry_dsc.sci

.....\..\design.syn_hier_info

.....\..\design.tan.qmsg

.....\..\design.tis_db_list.ddb

.....\..\design.tmw_info

.....\..\wed.zsf

.....\design.asm.rpt

.....\design.bdf

.....\design.cdf

.....\design.done

.....\design.dpf

.....\design.fit.rpt

.....\design.fit.smsg

.....\design.fit.summary

.....\design.flow.rpt

.....\design.map.rpt

.....\design.map.summary

.....\design.pin

.....\design.pof

.....\design.qpf

.....\design.qsf

.....\design.qws

.....\design.sim.rpt

.....\design.sim.vwf

.....\design.sof

.....\design.tan.rpt

.....\design.tan.summary

.....\design.vwf

.....\design_assignment_defaults.qdf

.....\rom.bsf

.....\rom.v

.....\db

LAB 1

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