文件名称:mult
介绍说明--下载内容均来自于网络,请自行研究使用
4级流水乘法器,本文利用FPGA完成了基于半加器、全加器、进位保留加法器的4比特流水乘法器的设计,编写VHDL程序完成了乘法器的功能设计,并通过Modelsim进行了仿真验证。-Four water multipliers, this paper complete FPGA-based half adder, full adder, carry-save adder 4 bit pipeline multiplier design, write VHDL program to complete the functional design of the multiplier, and Modelsim for simulation by verification.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
fa.vhd
ha.vhd
mult.vhd
text.vhd
ha.vhd
mult.vhd
text.vhd