文件名称:vtopgen
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【原创】生成各个子模块verilog文件的顶层文件,自动完成模块的互连。减少冗余的繁琐的劳动。提高工作效率。-[original] generation sub-module of the top verilog paper documents, automatically complete module interconnection. Reduce the tedious redundancy of labor. Raise working efficiency.
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