文件名称:Example-4-16

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [WORD]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 17kb
  • 下载次数:
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串并转换建模

数据流串并转换的实现方法多种多样,根据数据的排序和数量的要求,可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说,可以使用移位寄存器完成串并转换;对于排列顺序有规定的串并转换,可以用case语句判断实现;对于复杂的串并转换,还可以用状态机实现-Modeling serial data stream and convert the realization of string and convert many ways, sort and quantity of the data requirements, you can use shift registers, RAM, etc. to achieve. Smaller than the design for the data, it can be done using the serial shift register and converted there are provisions for the order of the string and convert, you can use case statements to determine achieved for complex string and conversion state machine can also be used to achieve
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Example-4-16\rev_1\AutoConstraint_srl2pal.sdc

............\.....\rpt_srl2pal.areasrr

............\.....\rpt_srl2pal_areasrr.htm

............\.....\srl2pal.edf

............\.....\srl2pal.fse

............\.....\srl2pal.ncf

............\.....\srl2pal.srd

............\.....\srl2pal.srm

............\.....\srl2pal.srr

............\.....\srl2pal.srs

............\.....\srl2pal.tlg

............\.....\.yntmp\srl2pal.msg

............\.....\......\srl2pal.plg

............\.....\verif\srl2pal.vif

............\source\srl2pal.v

............\srl2pal.prd

............\srl2pal.prj

............\srl2pal.v

............\示例说明.doc

............\rev_1\par_1

............\.....\syntmp

............\.....\verif

............\rev_1

............\source

Example-4-16

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