文件名称:S3_WAVE

  • 所属分类:
  • 其他小程序
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2.26mb
  • 下载次数:
  • 0次
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介绍说明--下载内容均来自于网络,请自行研究使用

实现正弦波输出的DSS,在逻辑分析仪上仿真,能够真确实现功能-input DDS ,Sine wave output of the DSS to achieve FPGA-based,Simulation results using the logic analyzer fully meet the requirements
相关搜索: fpga
dss

(系统自动生成,下载前可以参看下载内容)

下载文件列表

S3_WAVE\PROJ\cmp_state.ini

.......\....\COUNTER.bsf

.......\....\COUNTER.v

.......\....\COUNTER_bb.v

.......\....\COUNTER_wave0.jpg

.......\....\COUNTER_waveforms.html

.......\....\db\WAVE.db_info

.......\....\..\WAVE.eco.cdb

.......\....\..\WAVE.sld_design_entry.sci

.......\....\db

.......\....\div.bsf

.......\....\div.v

.......\....\h.bsf

.......\....\h.v

.......\....\h_bb.v

.......\....\insystem.bmp

.......\....\PROJ.rar

.......\....\quartus_nativelink_simulation.log

.......\....\ROM.bsf

.......\....\ROM.v

.......\....\ROM_bb.v

.......\....\ROM_wave0.jpg

.......\....\ROM_waveforms.html

.......\....\signal-tap.bmp

.......\....\..mulation\modelsim\cyclone_atoms.v

.......\....\..........\........\vsim.wlf

.......\....\..........\........\wave.do

.......\....\..........\........\WAVE.vho

.......\....\..........\........\WAVE.vo

.......\....\..........\........\WAVE.vo.bak

.......\....\..........\........\WAVE_modelsim.xrf

.......\....\..........\........\wave_test.cr.mti

.......\....\..........\........\wave_test.mpf

.......\....\..........\........\WAVE_TOP.V

.......\....\..........\........\WAVE_TOP.V.bak

.......\....\..........\........\WAVE_v.sdo

.......\....\..........\........\WAVE_vhd.sdo

.......\....\..........\........\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\verilog.asm

.......\....\..........\........\....\................................\_primary.dat

.......\....\..........\........\....\................................\_primary.vhd

.......\....\..........\........\....\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e

.......\....\..........\........\....\.w@a@v@e\verilog.asm

.......\....\..........\........\....\........\_primary.dat

.......\....\..........\........\....\........\_primary.vhd

.......\....\..........\........\....\@w@a@v@e

.......\....\..........\........\....\cyclone_and1\verilog.asm

.......\....\..........\........\....\............\_primary.dat

.......\....\..........\........\....\............\_primary.vhd

.......\....\..........\........\....\cyclone_and1

.......\....\..........\........\....\............6\verilog.asm

.......\....\..........\........\....\.............\_primary.dat

.......\....\..........\........\....\.............\_primary.vhd

.......\....\..........\........\....\cyclone_and16

.......\....\..........\........\....\.........smiblock\verilog.asm

.......\....\..........\........\....\.................\_primary.dat

.......\....\..........\........\....\.................\_primary.vhd

.......\....\..........\........\....\cyclone_asmiblock

.......\....\..........\........\....\..........ynch_io\verilog.asm

.......\....\..........\........\....\.................\_primary.dat

.......\....\..........\........\....\.................\_primary.vhd

.......\....\..........\........\....\cyclone_asynch_io

.......\....\..........\........\....\...............lcell\verilog.asm

.......\....\..........\........\....\....................\_primary.dat

.......\....\..........\........\....\....................\_primary.vhd

.......\....\..........\........\....\cyclone_asynch_lcell

.......\....\..........\........\....\........b17mux21\verilog.asm

.......\....\..........\........\....\................\_primary.dat

.......\....\..........\........\....\................\_primary.vhd

.......\....\..........\........\....\cyclone_b17mux21

.......\....\..........\........\....\.........5mux21\verilog.asm

.......\....\..........\........\....\...............\_primary.dat

.......\....\..........\........\....\...............\_primary.vhd

.......\....\..........\........\....\cyclone_b5mux21

.......\....\..........\........\....\.........mux21\verilog.asm

.......\....\..........\........\....\..............\_primary.dat

.......\....\..........\........\....\..............\_primary.vhd

.......\....\..........\........\....\cyclone_bmux21

.......\....\..........\........\....\........crcblock\verilog.asm

.......\....\..........\........\....\................\_primary.dat

.......\....\..........\........\....\................\_primary.vhd

.......\....\..........\........\....\cyclone_crcblock

.......\....\..........\....

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