文件名称:FPGA_fenpin
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利用FPGA构建一个1:1的分频器，稍加修改即可改成频率可控获占空比可控的时钟输出。-Using FPGA to build a 1:1 divider, you can change the frequency slightly modified controllable duty cycle controlled by the clock output.
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下载文件列表
fenpin\fenpin.qpf
......\fenpin.qsf
......\db\fenpin.db_info
......\..\fenpin.tiscmp.slow_1200mv_0c.ddb
......\..\prev_cmp_fenpin.qmsg
......\..\fenpin.tiscmp.fastest_slow_1200mv_0c.ddb
......\..\fenpin.cbx.xml
......\..\fenpin.sta.rdb
......\..\fenpin.eco.cdb
......\..\fenpin.cuda_io_sim_cache.tt_85.hsd
......\..\fenpin.tiscmp.fast_1200mv_0c.ddb
......\..\fenpin.cuda_io_sim_cache.ff_0.hsd
......\..\fenpin.cuda_io_sim_cache.ss_85.hsd
......\..\fenpin.cmp.rdb
......\..\fenpin.tis_db_list.ddb
......\..\fenpin.map.qmsg
......\..\fenpin.sld_design_entry.sci
......\..\fenpin.hif
......\..\fenpin.hier_info
......\..\fenpin.psp
......\..\fenpin.dbp
......\..\fenpin.pss
......\..\fenpin.syn_hier_info
......\..\fenpin.map.ecobp
......\..\fenpin.cmp_bb.rcf
......\..\prev_cmp_fenpin.map.qmsg
......\..\prev_cmp_fenpin.fit.qmsg
......\..\prev_cmp_fenpin.asm.qmsg
......\..\prev_cmp_fenpin.sta.qmsg
......\..\fenpin.rtlv_sg.cdb
......\..\fenpin.rtlv.hdb
......\..\fenpin.rtlv_sg_swap.cdb
......\..\fenpin.pre_map.hdb
......\..\fenpin.pre_map.cdb
......\..\fenpin.map_bb.logdb
......\..\fenpin.sgdiff.cdb
......\..\fenpin.sgdiff.hdb
......\..\fenpin.sld_design_entry_dsc.sci
......\..\fenpin.map_bb.cdb
......\..\fenpin.map_bb.hdb
......\..\fenpin.map.cdb
......\..\fenpin.map.hdb
......\..\fenpin.map.logdb
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......\..\fenpin.cmp_bb.logdb
......\..\fenpin.cmp_bb.cdb
......\..\fenpin.signalprobe.cdb
......\..\fenpin.cmp_bb.hdb
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......\..\fenpin.sta.qmsg
......\..\fenpin.cmp.hdb
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......\fenpin.pin
......\fenpin.fit.smsg
......\fenpin.fit.summary
......\fenpin.sof
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......\fenpin.done
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......\fenpin.vhd
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......\fenpin.fit.rpt
......\fenpin.asm.rpt
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......\fenpin.sta.rpt
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fenpin
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fenpin