文件名称:UART_ise7_bak
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用FPGA 实现全双工异步串口（UART），与PC 机通信。1 位起始位；8 位数据位；一个停止位；无校验位；波特率为2400、4800、9600、11520 任选或可变（可用按键控制波特率模式）。-using FPGA full-duplex asynchronous serial port (UART), and PC communication. An initiation; 8 data spaces; One-stop; No Parity; Baud Rate for 2400,4800,9600, 11520 optional or variable (baud rate can be used to control keypad mode).
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压缩包 : 91331953uart_ise7_bak.zip 列表 vhdl/example/Chapter5 Sample/UART/ vhdl/example/Chapter5 Sample/UART/automake.log vhdl/example/Chapter5 Sample/UART/baudrate_generator.jhd vhdl/example/Chapter5 Sample/UART/baudrate_generator.vhd vhdl/example/Chapter5 Sample/UART/baudrate_generator_TB.jhd vhdl/example/Chapter5 Sample/UART/baudrate_generator_TB.vhd vhdl/example/Chapter5 Sample/UART/counter.jhd vhdl/example/Chapter5 Sample/UART/counter.vhd vhdl/example/Chapter5 Sample/UART/counter_TB.jhd vhdl/example/Chapter5 Sample/UART/counter_TB.vhd vhdl/example/Chapter5 Sample/UART/detector.jhd vhdl/example/Chapter5 Sample/UART/detector.vhd vhdl/example/Chapter5 Sample/UART/detector_TB.jhd vhdl/example/Chapter5 Sample/UART/detector_TB.vhd vhdl/example/Chapter5 Sample/UART/parity_verifier.jhd vhdl/example/Chapter5 Sample/UART/parity_verifier.vhd vhdl/example/Chapter5 Sample/UART/parity_verifier_TB.jhd vhdl/example/Chapter5 Sample/UART/parity_verifier_TB.vhd vhdl/example/Chapter5 Sample/UART/shift_register.jhd vhdl/example/Chapter5 Sample/UART/shift_register.vhd vhdl/example/Chapter5 Sample/UART/shift_register_TB.jhd vhdl/example/Chapter5 Sample/UART/shift_register_TB.vhd vhdl/example/Chapter5 Sample/UART/switch.jhd vhdl/example/Chapter5 Sample/UART/switch.vhd vhdl/example/Chapter5 Sample/UART/switch_bus.jhd vhdl/example/Chapter5 Sample/UART/switch_bus.vhd vhdl/example/Chapter5 Sample/UART/switch_bus_TB.jhd vhdl/example/Chapter5 Sample/UART/switch_bus_TB.vhd vhdl/example/Chapter5 Sample/UART/UART.npl vhdl/example/Chapter5 Sample/UART/uart_core.jhd vhdl/example/Chapter5 Sample/UART/uart_core.vhd vhdl/example/Chapter5 Sample/UART/UART_PACKAGE.vhd vhdl/example/Chapter5 Sample/UART/uart_top.jhd vhdl/example/Chapter5 Sample/UART/uart_top.vhd vhdl/example/Chapter5 Sample/UART/uart_top_tb.jhd vhdl/example/Chapter5 Sample/UART/uart_top_tb.vhd vhdl/example/Chapter5 Sample/UART/__projnav/ vhdl/example/Chapter5 Sample/UART/__projnav.log vhdl/example/Chapter5 Sample/UART/__projnav/p00p5000.kis vhdl/example/Chapter5 Sample/UART/__projnav/p00pi000.kis vhdl/example/Chapter5 Sample/UART/__projnav/p00pl000.kis vhdl/example/Chapter5 Sample/UART/__projnav/runXst_tcl.rsp