文件名称:sdram_control

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2.65mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 李*
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介绍说明--下载内容均来自于网络,请自行研究使用

基于FPGA对sdram控制器的设计(VERILOG语言)-sdram fpag verilog
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下载文件列表

sdram_control\doc\read_me.doc

.............\...\SDRAM.doc

.............\...\sdr_sdram.pdf

.............\doc

.............\sim\altera_mf.v

.............\...\Command.v

.............\...\control_interface.v

.............\...\mt48lc2m32b2.v

.............\...\Params.v

.............\...\sdram_test.cr.mti

.............\...\sdram_test.mpf

.............\...\sdram_test.wlf

.............\...\sdram_test_tb.v

.............\...\transcript

.............\...\vsim.wlf

.............\...\wave.do

.............\...\.ork\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s\verilog.asm

.............\...\....\..........................................\_primary.dat

.............\...\....\..........................................\_primary.vhd

.............\...\....\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s

.............\...\....\.m@f_pll_reg\verilog.asm

.............\...\....\............\_primary.dat

.............\...\....\............\_primary.vhd

.............\...\....\@m@f_pll_reg

.............\...\....\.....ram7x20_syn\verilog.asm

.............\...\....\................\_primary.dat

.............\...\....\................\_primary.vhd

.............\...\....\@m@f_ram7x20_syn

.............\...\....\.....stratixii_pll\verilog.asm

.............\...\....\..................\_primary.dat

.............\...\....\..................\_primary.vhd

.............\...\....\@m@f_stratixii_pll

.............\...\....\............_pll\verilog.asm

.............\...\....\................\_primary.dat

.............\...\....\................\_primary.vhd

.............\...\....\@m@f_stratix_pll

.............\...\....\alt3pram\verilog.asm

.............\...\....\........\_primary.dat

.............\...\....\........\_primary.vhd

.............\...\....\alt3pram

.............\...\....\...accumulate\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\altaccumulate

.............\...\....\...cam\verilog.asm

.............\...\....\......\_primary.dat

.............\...\....\......\_primary.vhd

.............\...\....\altcam

.............\...\....\....dr_rx\verilog.asm

.............\...\....\.........\_primary.dat

.............\...\....\.........\_primary.vhd

.............\...\....\altcdr_rx

.............\...\....\.......tx\verilog.asm

.............\...\....\.........\_primary.dat

.............\...\....\.........\_primary.vhd

.............\...\....\altcdr_tx

.............\...\....\....lklock\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\altclklock

.............\...\....\...ddio_bidir\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\altddio_bidir

.............\...\....\........in\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\altddio_in

.............\...\....\........out\verilog.asm

.............\...\....\...........\_primary.dat

.............\...\....\...........\_primary.vhd

.............\...\....\altddio_out

.............\...\....\....pram\verilog.asm

.............\...\....\........\_primary.dat

.............\...\....\........\_primary.vhd

.............\...\....\altdpram

.............\...\....\...fp_mult\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\altfp_mult

.............\...\....\...lvds_rx\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\altlvds_rx

.............\...\....\........tx\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\altlvds_tx

.............\...\....\...mult_accum\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\altmult_accum

.............\...\....\.........dd\verilog.asm

.............\...\....\...........\_primary.d

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