文件名称:an488_design_example

  • 所属分类:
  • 软件工程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 350kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • zh***
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  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

经典基于FPGA的LCD显示器的控制模块-FPGA-based LCD display control module
(系统自动生成,下载前可以参看下载内容)

下载文件列表

an488_design_example\code

....................\....\stepmot.v

....................\modelsim

....................\........\stepmot.v

....................\........\stepmot_sim.cr.mti

....................\........\stepmot_sim.mpf

....................\........\test_stepmot.v

....................\........\transcript

....................\........\wave.bmp

....................\........\wave.do

....................\........\work

....................\........\....\@m@a@x@i@i_@p@r@i@m_@d@f@f@e

....................\........\....\............................\verilog.psm

....................\........\....\............................\_primary.dat

....................\........\....\............................\_primary.vhd

....................\........\....\divider

....................\........\....\.......\verilog.psm

....................\........\....\.......\_primary.dat

....................\........\....\.......\_primary.vhd

....................\........\....\divider1

....................\........\....\........\verilog.psm

....................\........\....\........\_primary.dat

....................\........\....\........\_primary.vhd

....................\........\....\maxii_and1

....................\........\....\..........\verilog.psm

....................\........\....\..........\_primary.dat

....................\........\....\..........\_primary.vhd

....................\........\....\maxii_and16

....................\........\....\...........\verilog.psm

....................\........\....\...........\_primary.dat

....................\........\....\...........\_primary.vhd

....................\........\....\maxii_asynch_lcell

....................\........\....\..................\verilog.psm

....................\........\....\..................\_primary.dat

....................\........\....\..................\_primary.vhd

....................\........\....\maxii_b17mux21

....................\........\....\..............\verilog.psm

....................\........\....\..............\_primary.dat

....................\........\....\..............\_primary.vhd

....................\........\....\maxii_b5mux21

....................\........\....\.............\verilog.psm

....................\........\....\.............\_primary.dat

....................\........\....\.............\_primary.vhd

....................\........\....\maxii_bmux21

....................\........\....\............\verilog.psm

....................\........\....\............\_primary.dat

....................\........\....\............\_primary.vhd

....................\........\....\maxii_crcblock

....................\........\....\..............\verilog.psm

....................\........\....\..............\_primary.dat

....................\........\....\..............\_primary.vhd

....................\........\....\maxii_dffe

....................\........\....\..........\verilog.psm

....................\........\....\..........\_primary.dat

....................\........\....\..........\_primary.vhd

....................\........\....\maxii_io

....................\........\....\........\verilog.psm

....................\........\....\........\_primary.dat

....................\........\....\........\_primary.vhd

....................\........\....\maxii_jtag

....................\........\....\..........\verilog.psm

....................\........\....\..........\_primary.dat

....................\........\....\..........\_primary.vhd

....................\........\....\maxii_latch

....................\........\....\...........\verilog.psm

....................\........\....\...........\_primary.dat

....................\........\....\...........\_primary.vhd

....................\........\....\maxii_lcell

....................\........\....\...........\verilog.psm

....................\........\....\...........\_primary.dat

....................\........\....\...........\_primary.vhd

....................\........\....\maxii_lcell_register

....................\........\....\....................\verilog.psm

....................\........\....\....................\_primary.dat

........

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