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文件名称:wtut_edif

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 20kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • s***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

Xilinx clock. DIGITAL CLOCK for Spartan-3

Starter Board. This design shows how to generate a digital

clock and display the output to the multiplexed 7-

segment display in VHDL.
相关搜索： spartan-3E
vhdl
7segment

(系统自动生成,下载前可以参看下载内容)

下载文件列表

wtut_edif\create_wtut_edif.tcl

.........\readme

.........\stopwatch.edn

.........\stopwatch.ucf

.........\ten_cnt.edn

wtut_edif

.........\ten_cnt_c_counter_binary_v9_0_xst_1.ngc

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源码中国 www.ymcn.org