文件名称:logarithm
- 所属分类:
- 通讯/手机编程
- 资源属性:
- [Matlab] [源码]
- 上传时间:
- 2012-11-26
- 文件大小:
- 1.83mb
- 下载次数:
- 0次
- 提 供 者:
- seungy*******
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- 无
- 下载说明:
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介绍说明--下载内容均来自于网络,请自行研究使用
- logarithm matlab code, verilog code, test bench
- document
- document
(系统自动生成,下载前可以参看下载内容)
下载文件列表
logarithm\document
.........\........\Log2_LUT_conversion.pdf
.........\natural
.........\.......\in.dat
.........\.......\matlab_simulation
.........\.......\.................\comparison.m
.........\.......\.................\top.asv
.........\.......\.................\top.m
.........\.......\out.dat
.........\.......\RTL_code
.........\.......\........\booth_16_16_2.v
.........\.......\........\booth_16_5.v
.........\.......\........\booth_16_5.v.bak
.........\.......\........\booth_encoder.v
.........\.......\........\log.v
.........\.......\........\log.v.bak
.........\.......\........\log_2.v
.........\.......\........\log_2.v.bak
.........\.......\........\log_temp.v
.........\.......\........\log_temp.v.bak
.........\.......\test_benches
.........\.......\............\a_tb_nat_log.v
.........\.......\............\a_tb_nat_log.v.bak
.........\.......\............\wave.do
.........\.......\vsim.wlf
.........\.......\vsim_stacktrace.vstf
.........\.......\work
.........\.......\....\_info
.........\.......\....\a_tb_nat_log
.........\.......\....\............\_primary.dat
.........\.......\....\............\_primary.vhd
.........\.......\....\............\verilog.asm
.........\.......\....\booth_16_16_2
.........\.......\....\.............\_primary.dat
.........\.......\....\.............\_primary.vhd
.........\.......\....\.............\verilog.asm
.........\.......\....\booth_16_5
.........\.......\....\..........\_primary.dat
.........\.......\....\..........\_primary.vhd
.........\.......\....\..........\verilog.asm
.........\.......\....\booth_encoder
.........\.......\....\.............\_primary.dat
.........\.......\....\.............\_primary.vhd
.........\.......\....\.............\verilog.asm
.........\.......\....\log
.........\.......\....\...\_primary.dat
.........\.......\....\...\_primary.vhd
.........\.......\....\...\verilog.asm
.........\.......\....\log_2
.........\.......\....\.....\_primary.dat
.........\.......\....\.....\_primary.vhd
.........\.......\....\.....\verilog.asm
.........\.......\....\log_temp
.........\.......\....\........\_primary.dat
.........\.......\....\........\_primary.vhd
.........\.......\....\........\verilog.asm
.........\........\Log2_LUT_conversion.pdf
.........\natural
.........\.......\in.dat
.........\.......\matlab_simulation
.........\.......\.................\comparison.m
.........\.......\.................\top.asv
.........\.......\.................\top.m
.........\.......\out.dat
.........\.......\RTL_code
.........\.......\........\booth_16_16_2.v
.........\.......\........\booth_16_5.v
.........\.......\........\booth_16_5.v.bak
.........\.......\........\booth_encoder.v
.........\.......\........\log.v
.........\.......\........\log.v.bak
.........\.......\........\log_2.v
.........\.......\........\log_2.v.bak
.........\.......\........\log_temp.v
.........\.......\........\log_temp.v.bak
.........\.......\test_benches
.........\.......\............\a_tb_nat_log.v
.........\.......\............\a_tb_nat_log.v.bak
.........\.......\............\wave.do
.........\.......\vsim.wlf
.........\.......\vsim_stacktrace.vstf
.........\.......\work
.........\.......\....\_info
.........\.......\....\a_tb_nat_log
.........\.......\....\............\_primary.dat
.........\.......\....\............\_primary.vhd
.........\.......\....\............\verilog.asm
.........\.......\....\booth_16_16_2
.........\.......\....\.............\_primary.dat
.........\.......\....\.............\_primary.vhd
.........\.......\....\.............\verilog.asm
.........\.......\....\booth_16_5
.........\.......\....\..........\_primary.dat
.........\.......\....\..........\_primary.vhd
.........\.......\....\..........\verilog.asm
.........\.......\....\booth_encoder
.........\.......\....\.............\_primary.dat
.........\.......\....\.............\_primary.vhd
.........\.......\....\.............\verilog.asm
.........\.......\....\log
.........\.......\....\...\_primary.dat
.........\.......\....\...\_primary.vhd
.........\.......\....\...\verilog.asm
.........\.......\....\log_2
.........\.......\....\.....\_primary.dat
.........\.......\....\.....\_primary.vhd
.........\.......\....\.....\verilog.asm
.........\.......\....\log_temp
.........\.......\....\........\_primary.dat
.........\.......\....\........\_primary.vhd
.........\.......\....\........\verilog.asm