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文件名称:dirital_clock_7

  • 所属分类：
  • 嵌入式/单片机编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2008-10-13
  • 文件大小：
  • 1.09kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • se***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog实现电子时钟模块，输入60Hz时钟信号和复位，输出时分秒，共6位，每位7段输出用于驱动-verilog electronic clock module, 60Hz input clock signal and reset, Minutes exportation, a total of six, each of the seven drivers for output
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 101259392dirital_clock_7.rar 列表
digitalClock.v
testBench.v

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