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文件名称:seqdet

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 7kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 大*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

Verilog编写的有限状态机的程序，实现对一二进制序列的检测，该有限状态机提供8个状态的，可以任意修改，作为测试。-Verilog written procedures for finite state machines to achieve the detection of a binary sequence, the finite state machine with 8 states, and can be freely modified, as a test.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

seqdet.v

vsim.wlf

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