文件名称:FPGApro
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VERILOG HDL 实际工控项目源码
开发工具 altera quartus2-verilog HDL actual industrial projects source development tools altera quartus2
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FPGApro\myfifo.ttf FPGApro\myfifo.rbf FPGApro\myfifo.hexout FPGApro\myfifo.vwf FPGApro\ad_collect.v FPGApro\mydram.v.bak FPGApro\ram.v.bak FPGApro\mydram.v FPGApro\db\myfifo.syn_hier_info FPGApro\db\myfifo.fit.qmsg FPGApro\db\myfifo.map.qmsg FPGApro\db\myfifo.(0).cnf.cdb FPGApro\db\myfifo.asm.qmsg FPGApro\db\myfifo.tan.qmsg FPGApro\db\myfifo.(0).cnf.hdb FPGApro\db\mux_jpd.tdf FPGApro\db\myfifo.(1).cnf.cdb FPGApro\db\myfifo.eda.qmsg FPGApro\db\myfifo.(1).cnf.hdb FPGApro\db\myfifo_cmp.qrpt FPGApro\db\myfifo.(35).cnf.cdb FPGApro\db\myfifo.(2).cnf.cdb FPGApro\db\myfifo.(2).cnf.hdb FPGApro\db\myfifo.(3).cnf.cdb FPGApro\db\myfifo.(3).cnf.hdb FPGApro\db\myfifo.rtlv_sg_swap.cdb FPGApro\db\myfifo.rpp.qmsg FPGApro\db\myfifo.(5).cnf.cdb FPGApro\db\myfifo.(5).cnf.hdb FPGApro\db\myfifo.(6).cnf.cdb FPGApro\db\myfifo.(6).cnf.hdb FPGApro\db\myfifo.(7).cnf.cdb FPGApro\db\myfifo.(7).cnf.hdb FPGApro\db\myfifo.cmp.rdb FPGApro\db\myfifo.(4).cnf.cdb FPGApro\db\myfifo.hier_info FPGApro\db\myfifo.(31).cnf.cdb FPGApro\db\myfifo.sim.vwf FPGApro\db\add_sub_soh.tdf FPGApro\db\myfifo.sim.hdb FPGApro\db\mux_kgc.tdf FPGApro\db\myfifo.(9).cnf.cdb FPGApro\db\myfifo.(9).cnf.hdb FPGApro\db\decode_nkb.tdf FPGApro\db\myfifo.(10).cnf.cdb FPGApro\db\myfifo.(10).cnf.hdb FPGApro\db\myfifo.(11).cnf.cdb FPGApro\db\myfifo.(11).cnf.hdb FPGApro\db\myfifo.(12).cnf.cdb FPGApro\db\myfifo.(12).cnf.hdb FPGApro\db\myfifo.(13).cnf.cdb FPGApro\db\myfifo.(13).cnf.hdb FPGApro\db\myfifo.(14).cnf.cdb FPGApro\db\add_sub_fnh.tdf FPGApro\db\myfifo.(14).cnf.hdb FPGApro\db\myfifo.(15).cnf.cdb FPGApro\db\myfifo.(15).cnf.hdb FPGApro\db\myfifo.(16).cnf.cdb FPGApro\db\myfifo.(16).cnf.hdb FPGApro\db\myfifo.(17).cnf.cdb FPGApro\db\myfifo.(17).cnf.hdb FPGApro\db\myfifo.(18).cnf.cdb FPGApro\db\add_sub_enh.tdf FPGApro\db\myfifo.(18).cnf.hdb FPGApro\db\myfifo.(19).cnf.cdb FPGApro\db\myfifo.(19).cnf.hdb FPGApro\db\add_sub_qjh.tdf FPGApro\db\myfifo.(20).cnf.cdb FPGApro\db\myfifo.(20).cnf.hdb FPGApro\db\myfifo.(21).cnf.cdb FPGApro\db\myfifo.(21).cnf.hdb FPGApro\db\myfifo.(22).cnf.cdb FPGApro\db\myfifo.(22).cnf.hdb FPGApro\db\myfifo.(23).cnf.cdb FPGApro\db\myfifo.(23).cnf.hdb FPGApro\db\myfifo.(4).cnf.hdb FPGApro\db\myfifo.(8).cnf.cdb FPGApro\db\myfifo.(24).cnf.cdb FPGApro\db\myfifo.(8).cnf.hdb FPGApro\db\myfifo.(26).cnf.cdb FPGApro\db\myfifo.(24).cnf.hdb FPGApro\db\myfifo.(58).cnf.cdb FPGApro\db\myfifo.(26).cnf.hdb FPGApro\db\myfifo.(25).cnf.cdb FPGApro\db\myfifo.(33).cnf.cdb FPGApro\db\myfifo.frm.hdb FPGApro\db\myfifo.(25).cnf.hdb FPGApro\db\myfifo.(31).cnf.hdb FPGApro\db\myfifo.(32).cnf.cdb FPGApro\db\myfifo.(27).cnf.cdb FPGApro\db\myfifo.(27).cnf.hdb FPGApro\db\myfifo.(28).cnf.cdb FPGApro\db\myfifo.(28).cnf.hdb FPGApro\db\myfifo.sim.qmsg FPGApro\db\myfifo.(29).cnf.cdb FPGApro\db\myfifo.(29).cnf.hdb FPGApro\db\myfifo.(30).cnf.cdb FPGApro\db\myfifo.(30).cnf.hdb FPGApro\db\myfifo.(37).cnf.cdb FPGApro\db\myfifo.(32).cnf.hdb FPGApro\db\myfifo.(56).cnf.cdb FPGApro\db\myfifo.sgate.rvd FPGApro\db\add_sub_dnh.tdf FPGApro\db\myfifo.swb.qmsg FPGApro\db\myfifo.(33).cnf.hdb FPGApro\db\add_sub_voh.tdf FPGApro\db\myfifo.(63).cnf.cdb FPGApro\db\myfifo.(34).cnf.cdb FPGApro\db\myfifo.(34).cnf.hdb FPGApro\db\add_sub_qoh.tdf FPGApro\db\add_sub_ooh.tdf FPGApro\db\add_sub_0ph.tdf FPGApro\db\myfifo_sim.qrpt FPGApro\db\myfifo.(39).cnf.cdb FPGApro\db\myfifo.sim.rdb FPGApro\db\myfifo.(35).cnf.hdb FPGApro\db\myfifo.(36).cnf.cdb FPGApro\db\myfifo.atom.rvd FPGApro\db\mux_ddc.tdf FPGApro\db\myfifo.fnsim.hdb FPGApro\db\myfifo.(37).cnf.hdb FPGApro\db\mux_tec.tdf FPGApro\db\myfifo.(36).cnf.hdb FPGApro\db\add_sub_poh.tdf FPGApro\db\add_sub_uoh.tdf FPGApro\db\myfifo.db_info FPGApro\db\myfifo.hif FPGApro\db\myfifo.(38).cnf.cdb FPGApro\db\myfifo.(38).cnf.hdb FPGApro\db\myfifo.(41).cnf.cdb FPGApro\db\myfifo.(39).cnf.hdb FPGApro\db\myfifo.(40).cnf.cdb FPGApro\db\myfifo.rtlv.hdb FPGApro\db\myfifo.(41).cnf.hdb FPGApro\db\myfifo.(40).cnf.hdb FPGApro\db\myfifo.(51).cnf.cdb FPGApro\db\myfifo.(42).cnf.cdb FPGApro\db\myfifo.(42).cnf.hdb FPGApro\db\myfifo.(43).cnf.cdb FPGApro\db\myfifo.(43).cnf.hdb FPGApro\db\myfifo.(44).cnf.cdb FPGApro\db\myfifo.(77).cnf.cdb FPGApro\db\myfifo.(44).cnf.hdb FPGApro\db\myfifo.(45).cnf.cdb FPGApro\db\myfifo.(45).cnf.hdb FPGApro\db\myfifo.(51).cnf.hdb FPGApro\db\myfifo.(46).cnf.cdb FPGApro\db\myfifo.(46).cnf.hdb FPGApro\db\myfifo.(47).cnf.cdb FPGApro\db\myfifo.(47).cnf.hdb FPGApro\db\myfifo.(48).cnf.cdb FPGApro\db\myfifo.(48).cnf.hdb FPGApro\db\myfifo.(49).cnf.cdb FPGApro\db\myfifo.(49).cnf.hdb FPGApro\db\myfifo.(50).cnf.cdb FPGApro\db\myfifo.(50).cnf.hdb FPGApro\db\myfifo.pre_map.hdb FPGApro\db\myfifo.(63).cnf.hdb FPGApro\db\myfifo.(52).cnf.cdb FPGApro\db\myfifo.(52).cnf.hdb FPGApro\db\myfifo.(53).cnf.cdb FPGApro\db\myfifo.(53).cnf.hdb FPGApro\db\myfifo.(56).cnf.hdb FPGApro\db\myfifo.(54).cnf.cdb FPGApro\db\myfifo.(54).cnf.hdb FPGApro\db\myfifo.(55).cnf.cdb FPGApro\db\myfifo.(55).cnf.hdb FPGApro\db\myfifo.(58).cnf.hdb FPGApro\db\myfifo.(57).cnf.cdb FPGApro\db\myfifo.(57).cnf.hdb FPGApro\db\myfifo.project.hdb FPGApro\db\myfifo.(69).cnf.cdb FPGApro\db\myfifo.(59).cnf.cdb FPGApro\db\myfifo.(59).cnf.hdb FPGApro\db\myfifo.rtlv_sg.cdb FPGApro\db\myfifo.(77).cnf.hdb FPGApro\db\myfifo.sgdiff.hdb FPGApro\db\myfifo.(64).cnf.cdb FPGApro\db\myfifo.(69).cnf.hdb FPGApro\db\myfifo.(64).cnf.hdb FPGApro\db\myfifo.(65).cnf.cdb FPGApro\db\myfifo.(65).cnf.hdb FPGApro\db\myfifo.(66).cnf.cdb FPGApro\db\myfifo.(66).cnf.hdb FPGApro\db\myfifo.(67).cnf.cdb FPGApro\db\myfifo.(67).cnf.hdb FPGApro\db\myfifo.(68).cnf.cdb FPGApro\db\myfifo.(68).cnf.hdb FPGApro\db\myfifo.(70).cnf.cdb FPGApro\db\myfifo.sgdiff.cdb FPGApro\db\myfifo.(70).cnf.hdb FPGApro\db\myfifo.(71).cnf.cdb FPGApro\db\myfifo.sld_design_entry_dsc.sci FPGApro\db\myfifo.(71).cnf.hdb FPGApro\db\myfifo.(72).cnf.cdb FPGApro\db\myfifo.(72).cnf.hdb FPGApro\db\myfifo.(73).cnf.cdb FPGApro\db\myfifo.(73).cnf.hdb FPGApro\db\myfifo.(74).cnf.cdb FPGApro\db\myfifo.(74).cnf.hdb FPGApro\db\decode_ghb.tdf FPGApro\db\myfifo.(75).cnf.cdb FPGApro\db\myfifo.(75).cnf.hdb FPGApro\db\myfifo.(76).cnf.cdb FPGApro\db\myfifo.(76).cnf.hdb FPGApro\db\myfifo.map.cdb FPGApro\db\myfifo.(78).cnf.cdb FPGApro\db\myfifo.(78).cnf.hdb FPGApro\db\myfifo.(60).cnf.cdb FPGApro\db\myfifo.(60).cnf.hdb FPGApro\db\myfifo.(61).cnf.cdb FPGApro\db\myfifo.(61).cnf.hdb FPGApro\db\myfifo.(79).cnf.cdb FPGApro\db\myfifo.(79).cnf.hdb FPGApro\db\myfifo.map.hdb FPGApro\db\myfifo.(80).cnf.cdb FPGApro\db\myfifo.(80).cnf.hdb FPGApro\db\myfifo.(81).cnf.cdb FPGApro\db\myfifo.(81).cnf.hdb FPGApro\db\decode_0jb.tdf FPGApro\db\myfifo.(82).cnf.cdb FPGApro\db\myfifo.(82).cnf.hdb FPGApro\db\myfifo.(83).cnf.cdb FPGApro\db\myfifo.(83).cnf.hdb FPGApro\db\myfifo.cmp.tdb FPGApro\db\myfifo.cmp.hdb FPGApro\db\myfifo.cmp.ddb FPGApro\db\myfifo.cmp.cdb FPGApro\db\myfifo.sld_design_entry.sci FPGApro\db\myfifo.(62).cnf.cdb FPGApro\db\myfifo.(62).cnf.hdb FPGApro\db FPGApro\simulation\modelsim\myfifo_modelsim.xrf FPGApro\simulation\modelsim\myfifo.vo FPGApro\simulation\modelsim\myfifo_v.sdo FPGApro\simulation\modelsim\testmyfifo.v.bak FPGApro\simulation\modelsim\testmyfifo.v FPGApro\simulation\modelsim\fifi.mpf FPGApro\simulation\modelsim\fifi.cr.mti FPGApro\simulation\modelsim\vsim.wlf FPGApro\simulation\modelsim\haha.cr.mti FPGApro\simulation\modelsim\transcript FPGApro\simulation\modelsim\haha.mpf FPGApro\simulation\modelsim\testram.mpf FPGApro\simulation\modelsim\testram.cr.mti FPGApro\simulation\modelsim\work\_info FPGApro\simulation\modelsim\work\myfifo\_primary.vhd FPGApro\simulation\modelsim\work\myfifo\verilog.asm FPGApro\simulation\modelsim\work\myfifo\_primary.dat FPGApro\simulation\modelsim\work\myfifo FPGApro\simulation\modelsim\work\t\_primary.vhd FPGApro\simulation\modelsim\work\t\verilog.asm FPGApro\simulation\modelsim\work\t\_primary.dat FPGApro\simulation\modelsim\work\t FPGApro\simulation\modelsim\work\flex10ke_asynch_lcell\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_asynch_lcell\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_asynch_lcell\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_asynch_lcell FPGApro\simulation\modelsim\work\flex10ke_lcell_register\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_lcell_register\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_lcell_register\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_lcell_register FPGApro\simulation\modelsim\work\flex10ke_lcell\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_lcell\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_lcell\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_lcell FPGApro\simulation\modelsim\work\flex10ke_io\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_io\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_io\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_io FPGApro\simulation\modelsim\work\flex10ke_asynch_io\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_asynch_io\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_asynch_io\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_asynch_io FPGApro\simulation\modelsim\work\flex10ke_asynch_mem\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_asynch_mem\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_asynch_mem\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_asynch_mem FPGApro\simulation\modelsim\work\@p@r@i@m_@d@f@f@e\_primary.vhd FPGApro\simulation\modelsim\work\@p@r@i@m_@d@f@f@e\verilog.asm FPGApro\simulation\modelsim\work\@p@r@i@m_@d@f@f@e\_primary.dat FPGApro\simulation\modelsim\work\@p@r@i@m_@d@f@f@e FPGApro\simulation\modelsim\work\dffe\_primary.vhd FPGApro\simulation\modelsim\work\dffe\verilog.asm FPGApro\simulation\modelsim\work\dffe\_primary.dat FPGApro\simulation\modelsim\work\dffe FPGApro\simulation\modelsim\work\dffe_io\_primary.vhd FPGApro\simulation\modelsim\work\dffe_io\verilog.asm FPGApro\simulation\modelsim\work\dffe_io\_primary.dat FPGApro\simulation\modelsim\work\dffe_io FPGApro\simulation\modelsim\work\mux21\_primary.vhd FPGApro\simulation\modelsim\work\mux21\verilog.asm FPGApro\simulation\modelsim\work\mux21\_primary.dat FPGApro\simulation\modelsim\work\mux21 FPGApro\simulation\modelsim\work\and1\_primary.vhd FPGApro\simulation\modelsim\work\and1\verilog.asm FPGApro\simulation\modelsim\work\and1\_primary.dat FPGApro\simulation\modelsim\work\and1 FPGApro\simulation\modelsim\work\and11\_primary.vhd FPGApro\simulation\modelsim\work\and11\verilog.asm FPGApro\simulation\modelsim\work\and11\_primary.dat FPGApro\simulation\modelsim\work\and11 FPGApro\simulation\modelsim\work\nmux21\_primary.vhd FPGApro\simulation\modelsim\work\nmux21\verilog.asm FPGApro\simulation\modelsim\work\nmux21\_primary.dat FPGApro\simulation\modelsim\work\nmux21 FPGApro\simulation\modelsim\work\bmux21\_primary.vhd FPGApro\simulation\modelsim\work\bmux21\verilog.asm FPGApro\simulation\modelsim\work\bmux21\_primary.dat FPGApro\simulation\modelsim\work\bmux21 FPGApro\simulation\modelsim\work\b5mux21\_primary.vhd FPGApro\simulation\modelsim\work\b5mux21\verilog.asm FPGApro\simulation\modelsim\work\b5mux21\_primary.dat FPGApro\simulation\modelsim\work\b5mux21 FPGApro\simulation\modelsim\work\flex10ke_ram_slice\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_ram_slice\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_ram_slice\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_ram_slice FPGApro\simulation\modelsim\work\flex10ke_pll\_primary.vhd FPGApro\simulation\modelsim\work\flex10ke_pll\verilog.asm FPGApro\simulation\modelsim\work\flex10ke_pll\_primary.dat FPGApro\simulation\modelsim\work\flex10ke_pll FPGApro\simulation\modelsim\work FPGApro\simulation\modelsim FPGApro\simulation FPGApro