文件名称:FPGA5

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 339kb
  • 下载次数:
  • 0次
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此为用VHDL语言基于FPGA开发板的分频器源程序-This is the FPGA using VHDL language development board based on the source of the prescaler
(系统自动生成,下载前可以参看下载内容)

下载文件列表

5.2

...\clk_div3.done

...\clk_div3.flow.rpt

...\clk_div3.map.rpt

...\clk_div3.map.summary

...\clk_div3.qpf

...\clk_div3.qsf

...\clk_div3.qws

...\clk_div3.sim.rpt

...\clk_div3.vhd

...\clk_div3.vwf

...\db

...\..\clk_div3.cbx.xml

...\..\clk_div3.cmp.rdb

...\..\clk_div3.dbp

...\..\clk_div3.db_info

...\..\clk_div3.eco.cdb

...\..\clk_div3.eds_overflow

...\..\clk_div3.fnsim.cdb

...\..\clk_div3.fnsim.hdb

...\..\clk_div3.fnsim.qmsg

...\..\clk_div3.hier_info

...\..\clk_div3.hif

...\..\clk_div3.map.bpm

...\..\clk_div3.map.cdb

...\..\clk_div3.map.ecobp

...\..\clk_div3.map.hdb

...\..\clk_div3.map.logdb

...\..\clk_div3.map.qmsg

...\..\clk_div3.map_bb.cdb

...\..\clk_div3.map_bb.hdb

...\..\clk_div3.map_bb.logdb

...\..\clk_div3.pre_map.cdb

...\..\clk_div3.pre_map.hdb

...\..\clk_div3.psp

...\..\clk_div3.pss

...\..\clk_div3.rtlv.hdb

...\..\clk_div3.rtlv_sg.cdb

...\..\clk_div3.rtlv_sg_swap.cdb

...\..\clk_div3.sgdiff.cdb

...\..\clk_div3.sgdiff.hdb

...\..\clk_div3.sim.cvwf

...\..\clk_div3.sim.hdb

...\..\clk_div3.sim.qmsg

...\..\clk_div3.sim.rdb

...\..\clk_div3.sld_design_entry.sci

...\..\clk_div3.sld_design_entry_dsc.sci

...\..\clk_div3.syn_hier_info

...\..\wed.wsf

5.2.2

.....\clk_div7.done

.....\clk_div7.flow.rpt

.....\clk_div7.map.rpt

.....\clk_div7.map.summary

.....\clk_div7.qpf

.....\clk_div7.qsf

.....\clk_div7.qws

.....\clk_div7.sim.rpt

.....\clk_div7.vhd

.....\clk_div7.vwf

.....\db

.....\..\clk_div7.cbx.xml

.....\..\clk_div7.cmp.rdb

.....\..\clk_div7.dbp

.....\..\clk_div7.db_info

.....\..\clk_div7.eco.cdb

.....\..\clk_div7.eds_overflow

.....\..\clk_div7.fnsim.cdb

.....\..\clk_div7.fnsim.hdb

.....\..\clk_div7.fnsim.qmsg

.....\..\clk_div7.hier_info

.....\..\clk_div7.hif

.....\..\clk_div7.map.bpm

.....\..\clk_div7.map.cdb

.....\..\clk_div7.map.ecobp

.....\..\clk_div7.map.hdb

.....\..\clk_div7.map.logdb

.....\..\clk_div7.map.qmsg

.....\..\clk_div7.map_bb.cdb

.....\..\clk_div7.map_bb.hdb

.....\..\clk_div7.map_bb.logdb

.....\..\clk_div7.pre_map.cdb

.....\..\clk_div7.pre_map.hdb

.....\..\clk_div7.psp

.....\..\clk_div7.pss

.....\..\clk_div7.rtlv.hdb

.....\..\clk_div7.rtlv_sg.cdb

.....\..\clk_div7.rtlv_sg_swap.cdb

.....\..\clk_div7.sgdiff.cdb

.....\..\clk_div7.sgdiff.hdb

.....\..\clk_div7.sim.cvwf

.....\..\clk_div7.sim.hdb

.....\..\clk_div7.sim.qmsg

.....\..\clk_div7.sim.rdb

.....\..\clk_div7.sld_design_entry.sci

.....\..\clk_div7.sld_design_entry_dsc.sci

.....\..\clk_div7.syn_hier_info

.....\..\wed.wsf

5.4

...\clk_div24.asm.rpt

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