文件名称:ClockDividedBy10
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爱用硬件描述语言VHDL实现输入时钟10分频输出-divide CLOCK by 10 using VHDL
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ClockDividedBy10
................\CLK_DIV.doc
................\CLK_DIV.vhd
................\CLK_DIV.doc
................\CLK_DIV.vhd