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文件名称:Altera_uart_Verilog

  • 所属分类：
  • 通讯编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2008-10-13
  • 文件大小：
  • 10.18kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • cybe*****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

FPGA/CPLD应用,uart的Verilog HDL原码-FPGA / CPLD applications, UART Verilog HDL source
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 75448172altera_uart_verilog.zip 列表
address_decode.v
clock_divider.v
control_operation.v
cpu_interface.v
serial_interface.v
status_registers.v
tester.v
uart_tb.v
uart_top.v
xmit_rcv_control.v

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