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多功能数字钟设计
- 我做课程设计时候所设计出的数字钟电路，实现分、秒计时，异步复位、暂停功能，已经在板子上面实现。和大家分享，一起进步！
vhdl 数字钟
- 具有校时校分报时的数字钟
maxshiyan
- 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 A
vhdlprogram
- 用复杂可编程逻辑器件(CPLD)实现的数字钟控系统-with complex programmable logic devices (CPLD) with a digital clock control system
clockyzl
- vhdl语言，实现数字钟的设计，用component实现-vhdl languages, digital clock design, component achievement
VHDL-FPGA-clock
- ＦＰＧＡ数字钟的设计，用VHDL语言编程，max+plus仿真，可在实际电路中验证-FPGA design, VHDL programming, max plus simulation, in the actual circuit verification
dzzh
- eda课程设计:数字钟--vhdl语言全部源代码 -EDA curriculum design: digital clock- vhdl language all source code
MyClockTest
- 这是我电子线路测试的作业，在FPGA板上实现数字钟，（Max2环境）采用VHDL语言编写，非常适合初学者。具备24小时计时，校时，低高音整点报时，定时和多重功能选择的功能。-This is my test of electronic circuits operating at the FPGA board digital clock (Max2 Environment) using VHDL language, very suitabl
dig_clk_lcd
- 数字钟的实现，由LCD动态显示，VHDL语言实现-the realization by the dynamic display LCD, VHDL
VHDL
- VHDL数字钟 数字电子钟 此数字电子钟具有的功能包括： 1. 计时，时、分、秒显示； 2. 十二小时与二十四小时之间的转换； 3. 上下午显示； 4. 对时、分、秒的校时功能；-VHDL digital clock digital clock digital electronic clock with this function include: 1. Time, hours, minutes and seconds displa
SIJTQ6tQ
- 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次
duogongnengdianzishuzizhong
- 多功能电子数字钟vhdl 计算机专业课程设计必备-Multi-function electronic digital clock VHDL Computer Science curriculum design must
szzsybk
- vhdl设计的简易数字钟，里面有报告的模板，设计思想，设计图，模块代码，简单易懂。-VHDL design of a simple digital clock, there are report templates, design ideas, design, module code, easy-to-read.
VHDL_clock
- 数字钟 实现时、分、秒的显示和定时闹铃、整点报时等功能。-Realize digital clock hour, minute, second display and timing alarm, the whole point timekeeping functions.
electroclock
- VHDL的数字钟，内含各个模块的源程序，可直接运行-VHDL digital clock, each module contains the source code can be run directly
vhdl_clock
- VHDL数字钟设计程序 设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时，分） ； 附加要求： 1、实现闹钟功能（定时，闹响）；-VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a
数字钟(8)
- 数字钟（总）整点报时，8位数码管显示。VHDL语言设计。。。。(Digital clock (total) the whole point timekeeping, 8 digital display. VHDL language design....)
数字钟设计
- 1.蜂鸣器整点报时 2.clr清零端，按下全部归零 3.使能端，按下使能端，数字钟停止，放开使能端，数字钟恢复(A digital clock, with a buzzer, a reset button, and an end.)
课程设计-数字钟
- 具有计时 设置时间 闹钟 秒表 功能的数字钟设计 外设矩阵键盘(Digital clock design peripheral matrix keyboard with the function of timing setting time alarm clock stopwatch)