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rtl
- 用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看-verilogrtl After the former imitation through imitation, it can run on the look modelsim
pcirtl
- 用verilog编写的pci——rtl级。-using Verilog prepared by the pci -- rtl level.
or1200
- or1200的内核以及一些参考文献，是Verilog的RTL级描述。
Application_in_FPGA_design_of_Matlab_simulink
- 分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点， 然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模 型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim 中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK 信号发生器的设 计方法。
rtl
- 用verilog编写的网卡芯片rtl级。前仿后仿都通过了，可以在modelsim上运行察看-verilogrtl After the former imitation through imitation, it can run on the look modelsim
pcirtl
- 用verilog编写的pci——rtl级。-using Verilog prepared by the pci-- rtl level.
or1200
- or1200的内核以及一些参考文献，是Verilog的RTL级描述。-or1200 core as well as some references, is the RTL-level Verilog descr iption.
Application_in_FPGA_design_of_Matlab_simulink
- 分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点， 然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模 型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim 中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK 信号发生器的设 计方法。-Analysis of
USBHost+gba_nds_fat
- 看到最近大家都关心 usbhost 的实现, 论坛上能找到的代码仅是一些简单的 demo , 完整的源码级的协议层是找不到的 我就贡献一把, 将我前一段时间移植成功的 USBHost 代码奉上 注意事项 1. ohci 层移植自 u-boot-1.3.2-rc3 2. fat 层移植自 gba_nds_fat 3. 本代码只是我产品中的一部分, 使用 Keil RTL 操作系统, 任务为 void task_usb(
speech
- 用verilog HDL实现自相关算法！ RTL级可综合代码！ 通过modelsim5.6仿真和quartusii7.1综合！-Verilog HDL using auto-correlation algorithm to achieve! RTL-level code can be integrated! Through simulation and modelsim5.6 integrated quartusii7.1!
WATERHOURMETERBASEDONVHDL
- 在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形仿真 下载芯片测试 完成了抄表器的功能-In the MAX+ PLUS II development environment using VHDL language design and implementation of the me
DesignofCANRTLlevel
- CAN RTL级设计,详细介绍了符合CAN协议的芯片级设计。-Design of CAN RTL level
book
- Verilog HDL与VHDL都是数字系统设计的硬件描述语言，VerilogHDL适合算法级，rtl，逻辑级，门级，而VHDL适合特大型的系统级设计。针对这些特点这两本书深入浅出的介绍了这两种语言。-Verilog HDL and VHDL design of digital systems is the hardware descr iption language, VerilogHDL suitable algorithm lev
uart_0910
- uart串口传输的verilog RTL级源码，已通过仿真验证。文件主要包含发送、接受位处理，发送、接受字节帧处理，对学习串口通信的朋友很有帮助-uart serial transmission verilog RTL-level source code has been verified by simulation. File mainly contains the send, receive digital processing,
Principles_of_Verifiable_RTL_Design
- 本书详细讲解了可验证的RTL级代码的原理，为编写RTL仿真测试程序提供了理论基础-This book gave a detailed RTL-level code verifiable principles for the preparation of RTL simulation test program provides a theoretical basis for
DSPBuilderusemathord
- DSP Builder是一个系统级（或算法级）设计工具，它架构在多个软件工具之上，并把系统级（或算法仿真建模）和RTL级（硬件实现）两个设计领域的设计工具连接起来，都放在了Matlab/Simulink图形设计平台上，而将QuartusII作为底层设计工具置于后台，最大程度地发挥了这种工具的优势。-DSP Builder is a system-level (or algorithm-level) design tool archite
ASIC
- 本文介绍了基于标准单元库的深亚微米数字集成电路的自动化设计流程。此流程从 设计的系统行为级描述或 RTL 级描述开始，依次通过系统行为级的功能验证，设计综合，综合后仿真，自动化布局布线，到最后的版图后仿真。在-This article describes the standard cell library based on deep sub-micron digital IC design flow automation. This
Example-b4-1
- Altera基本宏功能的产生和实现方法.定制一个双端口RAM，DualPortRAM,Quartus II仿真器中做门级仿真,在ModelSim中对这个工程进行RTL级仿真.-Altera basic macro functionality of the generation and realization. Customize a dual-port RAM, DualPortRAM, Quartus II simulator to
IFFT_RTL_code
- IFFT的RTL级编程，包括逆FFT转化及信息的处理。应该说比较全面，且经过验证-IFFT of the RTL-level programming, including the inverse FFT transformation and information processing. Should be said that a more comprehensive, and proven
spi_driver_verilog
- SPI控制器RTL级源码，实现标准SPI硬件接口-SPI controller RTL-level source code to achieve the standard SPI hardware interface