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- JAVA中定时器的运用，模拟秒表的功能进行计数
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- 用verilog写的跑表程序--Stopwatch program written by verilog.
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- 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表； 2. 工程在project文件夹中，双击paobiao.ise文件打开工程； 3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件； 4. 打开工程后，在工程浏览器中选择paobiao_tb.t
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- 用verilog写的跑表程序--Stopwatch program written by verilog.
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- JAVA中定时器的运用，模拟秒表的功能进行计数-In the use of JAVA timers, analog stopwatch functions counting
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- 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表； 2. 工程在project文件夹中，双击paobiao.ise文件打开工程； 3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件； 4. 打开工程后，在工程浏览器中选择paobiao_tb.t
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- 给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。-Digital stopwatch given the source code, design the sub-frequency module, the realization of the true count of time, through this project the training,
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- 秒表，可暂停，计时，复位，在cadence上运行仿真 -Stopwatch, may be suspended, timing, reset, run simulation in cadence
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- 用硬件描述语言编写的跑表程序。实现了跑表秒到分的记时。-Using hardware descr iption languages stopwatch procedure. Seconds to achieve a stopwatch when the entry points.
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- 一个基于FPGA的数字跑表系统的设计，最小单位是百分表位。采用十进制进位。-FPGA-based digital stopwatch system design, the smallest unit is a digital dial indicator. Binary using the metric system.
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- verilog实现的数字跑表 精确到10ms-verilog digital stopwatch to achieve accurate to 10ms
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- 一个用verilog编的时钟程序A clock with the procedures for verilog-A clock with verilog program for A clock with the procedures for verilog
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- 1)利用51单片机作为主控制器组成一个电子跑表，采用4位LED显示器。 2)上电或RESET后显示000.0。 3)当按下START键时，作为跑表使用，显示范围是：000.0-999.9秒，当按下STOP键时，跑表停止运行，并保留所停位置的时间显示不变。-1) the use of 51 single-chip microcomputer as the master controller of an electronic sto
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- 实现跑表的一个示例，这是根据书上的示例经过自己调试的．-An example of the realization of the stopwatch, which is based on the book through their own examples of debugging.
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- 实现数字跑表功能，该跑表具有复位、暂停、秒表计时等功能。-Digital stopwatch function, the stopwatch with a reset, pause, stopwatch timer functions.
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- 数字跑表，VHDL语言描述，已经过实验,包含有分频计、计数器，显示译码器-It has been tested,and it is described by VHDL.
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- 基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。 用8位7段数码管分别显示微妙，秒，分。 有开始，暂停，复位功能。 学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-
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- 基于stc89c51 的单片机的跑表设计，计时准确，带有防偷跑功能。-Microcontroller-based stc89c51 the stopwatch design, timing accuracy, with anti-Unleashed features.
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- 用单片机实现跑表功能 由0——999计数 以1 的速度运行-With the single chip microcomputer PaoBiao functions by 0 running to 999 to 1 of the speed of operation punch the three are reset
digital-paobiao
- 是在50M CLK 下实现的，通过在数码管上实现进位显示-Digital PaoBiao，which works in the 50 M CLK is under implementation, through pipes in the digital realization that carry