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jtag_logic
- USB下载线的vhdl程序,实现USB协议和JTAG接口的转换,用状态机实现的
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- 用verilog编写的USB下载线程序 实现USB协议和JTAG接口的数据转换实现状态机
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c73a2ceb-09a5-4366-83ea-78b08c6200eb
- jtag TAP控制状态机代码 verilog VHDL-jtag TAP state machine code
JTAG_timing
- 用VHDL实现的JTAG时序，其中有16个状态机来控制产生该时序。-jtag timing implemented by VHDL
jtag fsm
- jtag接口的状态机实现，李庆华《通信IC设计》随机代码(State machine implementation of JTAG interface)