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fpdiv_vhdl四位除法器
- fpdiv_vhdl四位除法器 -- DEscr iptION : Signed divider -- A (A) input width : 4 -- B (B) input width : 4 -- Q (data_out) output width : 4 -- DIV_BY_0 (DIVz) output active : high-fpdiv_vhdl four divider -- DEscr iptIO
sdgshjd
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fpdiv_vhdl
- 四位除法器的VHDL源程序-four division of VHDL source
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fenpin
- 对FPGA系统时钟进行分频，修改参数可以得到任意分频(FPGA system clock frequency division, modify parameters can be arbitrary frequency division)