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PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz
clz
- 对于一串二进制数前置零的计数的Verilog程序-For a string of binary zero count Verilog pre-procedure
cpu
- 用Verilog语言编写的单周期cpu，实现的指令有 add,addu,addi,addiu,sub,subu,clo,clz,xori,nor,slt,slti,sltu,sltiu,blez,j.-Verilog languages ??with single-cycle cpu, implementation instructions are add, addu, addi, addiu, sub, subu, clo, cl
PipelineCPU
- 用Verilog HDL语言或VHDL语言来编写，实现多周期CPU设计。能够完成以下二十二条指令。（均不考虑虚拟地址和Cache，并且默认为大端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, im
mulitcpu
- 用verilog HDL语言或者VHDL语言来编写，实现多时钟周期CPU的设计。能够完成以下二十二条指定（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs,
091220111singalcpu
- 用verilog HDL语言或者VHDL语言来编写，实现单周期CPU的设计。能够完成以下十六条指定： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs
CLZ
- 门禁，楼宇对讲，监视安防系统（包含联网和不联网）一部分模块。-Entrance guard, building intercom, monitoring security system (with connected and not connected to the Internet) part of the module.
uCOSii_CM4
- uCOSii for Cortex M4，编译环境为KeilMDK，利用双堆栈、PendSV机制优化中断响应速度；利用CLZ/RBIT指令去掉了UnMap这张冗长的解码表；初始化过程中，使用了ST官网放出的标准固件库。-uCOSii for Cortex M4, the compiler environment KeilMDK, the use of double-stack, PendSV mechanisms optimize in
CLZ32
- 针对32位MIPS微处理器中CLZ指令（对单个字高位连零进行计数）的实现电路，使用了类似于超前进位的逻辑结构。包含测试文档，以及Design Compile所用的环境和脚本。-The CLZ instruction counts the number of leading zeros in a word. The 32-bit word in the GPR rs is scanned from most-significant
CLZ
- 虚拟仪器的VI 虚拟yiqi的教学yongde的VI-xu ni yi qi de zi wei i welcome to download
CLZ
- CLZ指令实现代码，实验报告，综合后延时面积功耗报告-CLZ instruction implementation code, test report, a comprehensive report of delay, area, power.