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  1. clk_sync

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  2. 本文件是在ALTERA公司的QUARTUS下VHDL+原理图编写的时钟同步逻辑-This document is in the company' s QUARTUS ALTERA under VHDL+ schematic written clock synchronization logic

  3. 所属分类：VHDL编程

    • 发布日期：2024-11-26
    • 文件大小：240kb
    • 提供者：宗爱青

源码中国 www.ymcn.org