用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。

用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。-Verilog language using an 8bit realize the CLA, including the test file.

用Verilog HDL语言实现超前进位加法器的逻辑功能,通过ModelSim软件对4位超前进位加法器设计的仿真.-With the Verilog HDL language-ahead adder logic functions, by ModelSim software 4-ahead adder design simulation.