搜索资源列表
176220-29TEST
- 单片机下S1D19015的液晶驱动 爱普生近日推出款用于2.5G和3G手机的彩色TFT LCD驱动器IC——S1D19105。该单芯片解决方案同时支持176×RGB×220点(QCIF+)显示和262,144种色彩，并提供独立的RGB视频接口，能够与爱普生的移动图形引擎(Mobile Graphics Engine)方便结合，从而在手机上建立兼容视频的显示系统。该芯片有两个接口系统，一个MPU接口和一个RGB接口。 直接连接于
VGA
- 电源：稳压的＋5V电源，电流小于300mA。 视频输入：RGB＋HSYNC＋VSYNC信号，取自VGA卡，刷新率与NTSC标准兼容。 视频输出：混合视频和S－视频（Y/C）。 支持的视频标准：PAL B、G、H和NTSCM。 电路要求VGA卡能发送与PAL或NTSC标准视频时序兼容的RGB格式视频信号。
176220-29TEST
- 单片机下S1D19015的液晶驱动 爱普生近日推出款用于2.5G和3G手机的彩色TFT LCD驱动器IC——S1D19105。该单芯片解决方案同时支持176×RGB×220点(QCIF+)显示和262,144种色彩，并提供独立的RGB视频接口，能够与爱普生的移动图形引擎(Mobile Graphics Engine)方便结合，从而在手机上建立兼容视频的显示系统。该芯片有两个接口系统，一个MPU接口和一个RGB接口。 直接连接于
VGA
- 电源：稳压的＋5V电源，电流小于300mA。 视频输入：RGB＋HSYNC＋VSYNC信号，取自VGA卡，刷新率与NTSC标准兼容。 视频输出：混合视频和S－视频（Y/C）。 支持的视频标准：PAL B、G、H和NTSCM。 电路要求VGA卡能发送与PAL或NTSC标准视频时序兼容的RGB格式视频信号。 -Power: 5 V regulated power supply current of less th
vga_timing_gen
- verilog文件 实现VGA时序驱动，产生vsync和hsync信号。附有自检测程序。-Verilog file to achieve VGA timing-driven, resulting in VSYNC and HSYNC signals. With self-testing procedures.
vsync
- openGL for different textures
vga
- 从fpga到vga输出的verilog程序，信号包括了RGB,VSYNC,HSYNC信号！-the program in verilog from fpga to vga ,which includes the signal of red\green\blue and vsync\hsync.
s
- 飞思卡尔摄像头组基于ATmega16与OV6620的上位机调试程序 采集一帧数据，并利用上位PC处理数据，刚调试完毕。OV6620Y0——Y7接PB口 ，HAEF——INT1，VSYNC——INT0。 -Freescale camera group ATmega16 based PC with the OV6620 s debugger
lcd_ov7670
- STM32F103 控制 OV7670 输出图像至 LCD // HREF PC8 // VSYNC PC11 // PCLK PC10 // SIOD PA6 // XCLK1 PA8 // SIOC PA7 // D0 PC0 // D1 PC1 // D2 PC2 // D3 PC3 // D4 PC4 // D5 PC5 // D6 PC6 //
ov_control
- ov7620摄像头的同步控制程序，由vsync，href,pclk来控制图像行列及地址的输出-the ov7620 camera synchronization control procedures, vsync, href, pclk to control the image ranks and address of the output
ov_control
- ov7620CMOS控制的verilog代码，用vsync.href,pclk共同控制摄像头同步。在signaltap以验证-The verilog code ov7620CMOS control jointly control the camera using vsync.href, pclk synchronization. In signaltap to verify
VGA
- 实现vga的实现odule VGA( clock, switch, disp_RGB, hsync, vsync ) input clock //系统输入时钟 50MHz input [1:0]switch output [2:0]disp_RGB //VGA数据输出 output hsync //VGA行同步信号 output vsync //VGA场同步信号 reg
vga_timing_gen
- verilog文件 实现VGA时序驱动，产生vsync和hsync信号。附有自检测程序。-Verilog file to achieve VGA timing-driven, resulting in VSYNC and HSYNC signals. With self-testing procedures.
fdt
- block update on vsync for Linux v2.13.6.
vb_setmode
- Descr iption : Modify CRT1 Hsync Vsync to fix LCD mode timing.
mdp4_lcdc_encoder
- Wait for a vsync so we know the ENABLE=0 latched before the (connector) source of the vsync s gets disabled, otherwise we end up in a funny state if we re-enable before the disable latches,. -Wait for a vsync so we kno
ipu-di
- PIN6: VSYNC for VGA via TVEv2 on i.MX53-QSB.
mdp4_dtv_encoder
- Wait for a vsync so we know the ENABLE=0 latched before the (connector) source of the vsync s gets disabled. -Wait for a vsync so we know the ENABLE=0 latched before the (connector) source of the vsync s gets disabled
xt_statistic
- Get the value here and implement along with single vsync in HWC.
raw2rgb
- CMOS 传感器输出的数据通常是RAW格式的，若要得到RGB图像，可用该模块，该设计经过测试验证。- //CMOS YCbCr444 data output input per_fr a me_vsync, //Prepared Image data vsync valid signal input per_fr a me_href, //Prepared Image data href vaild sign