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uart
- 串口通信的接收和发送数据的verilog编程，对每条语句有详细说明其实现的功能。
标准的串口通讯设计VHDL
- 标准的异步串口通讯设计程序——基于VHDL编程-communication design programme of standard asynchronous serial port base on VHDL programme
uart_verilog_v1
- uart d的verilog 程序，可以实现普通串口功能-UART d Verilog procedures can be achieved ordinary serial port function
UART_BooQuai
- FPGA上实现UART串口原程序，在ISE6编写的-FPGA serial UART to achieve the original procedure, the preparation of the ISE6
UART
- UART 串口程序，verilog语句，很好的实现了UART的通信功能！-UART serial procedures, verilog statement, very good communication to achieve the UART function!
RS232
- FPGA实现RS-232串口收发的Verilog程序，已经调通。-FPGA realization of RS-232 serial port to send and receive the Verilog procedures, Qualcomm has been transferred.
FPGA
- 用verilog实现的串口收发数据程序，已经调试通过-Using Verilog to send and receive data to achieve the serial procedures are debugging through
jtag_uart
- 用verilog 语言写的jtag_uart程序用于实现jtag的串口通信-Using verilog language written in jtag_uart procedures used to implement the serial communication jtag
UART_VHDL_Verilog_Lattice
- 本压缩包中含有串口程序的VHDL,Verilog，Lattice三种版本的代码，均已实现。在压缩包中，含有非常详细的串口的实现规格。各种版本的代码中，含有完成的源文件，测试文件，模拟文件。-This compressed package contains serial process VHDL, Verilog, Lattice three versions of the code, have been achieved. In the
serial
- 通过verilog 语言实现的串口通讯程序，已经压缩，无密码-Verilog language through the serial communication program, has compression, no password
verilog
- 一个很好的关于verilog的PPT 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计
verilog
- 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计思想与代码风格 第10章 可综合状态机
fpga_com_intf
- 一个简单的串口通信程序，verilog, 很容易实现，而且占资源很少-a simple serial interface
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分
MUX_8
- 用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
UART
- 用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
rxd
- 用verilog实现的串口接收程序，仿真通过-Verilog implementation receiver program, through simulation
txd
- 用verilog实现的串口发送程序，和之前的发送程序可以一起使用，仿真通过-Verilog achieve serial transmission program, and before sending program can be used in conjunction with simulation through
usartV1.2
- 基于Verilog实现串口通讯，通过串口调试助手可测试(Serial communication based on Verilog, through the serial debugging assistant can test)
uart
- 实现串口发送和接收功能，数据处理模块可自行修改。(Serial port to send and receive functions, data processing module can modify its own.)