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  1. std_logic_1164

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  2. 这个包定义了vhdl标准,为设计者在使用数据类型时建立用于vhdl的互连模型。-This packages defines a standard for designers to use in describing the interconnection data types used in vhdl modeling.
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-27
    • 文件大小:6kb
    • 提供者:heyan12121

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