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signed four bit multiplier
- a multiplier for four bit binary number
一个并行高速乘法器芯片的设计与实现
- 一个并行高速乘法器芯片的设计与实现-a parallel high-speed chip Multiplier Design and Implementation of
MULT8X8F
- 8x8 Software Multiplier in PIC5X
16位快速乘法器
- VHDL语言实现的16位快速乘法器-VHDL of 16 rapid Multiplier
multi_vhdl
- 四位乘法器的VHDL源程序-four Multiplier VHDL source
经典高速乘法器IP
- 乘法器是硬件设计中的很常见也很重要的一个模块，它的VHDL硬件实现很好的解决了软件编程中做乘法速度慢的问题，在实时高速系统应用中或DSP软核或数字信号处理硬件实现算法中，经常能使用到乘法器，所以经典的高速乘法器IP 很有参考价值-Multiplier is a common and important module in hardware designing.Its VHDL addresses the low speed of mul
booth_mul
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols/unsigned multiplication of the number of binary multipliers.
Booth_Multiplier
- 布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.-Booth multiplier VHDL procedures downloaded directly extract copy affixed to the EDATOOL you can.
multiplier
- booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder-booth multiplier:
Multiplier
- 乘法器 所占资源很少 很好的一个乘法器 史书上的一个例子 说得很好啊-Multiplier good share of scarce resources in the history books on a multiplier an example of very good
8-bit-Multiplier
- 一种基于加法器树方法的8为乘法器的VHDL源码，该方法虽然相对占有资源多，但仿真快-VHDLSourceProgramof8-bit-Multiplier
Multiplier
- BJ-EPM240V2实验例程以及说明文档实验之五乘法器设计-BJ-EPM240V2 experimental test routines as well as documentation of the five multiplier design
multiplier
- 该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。 其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。-The multiplier is 8-bit adder consisting of time-series design to the 8-bit multiplier. The multiplication princ
Multiplier
- It s a design of a 4*4 multiplier based on Verilog, using Xilinx ISE.
multiplier-accumulator(vhdl)
- 用VHDL语言描述和实现乘法累加器设计,4位的被乘数X和4位的乘数Y输入后，暂存在寄存器4位的寄存器A和B中，寄存器A和B的输出首先相乘，得到8位乘积，该乘积再与8位寄存器C的输出相加，相加结果保存在寄存器C中。寄存器C的输出也是系统输出Z。(原创，里面有乘法部分和累加部分可以单独提出来，很好用) -With the VHDL language to describe the design and realization of mu
floating-point-multiplier
- verilog implementation of the floating point multiplier
Multiplier
- 时序乘法器，verilog编写，速度慢，但消耗资源少，时钟沿到来时，输入/输出1bit数据-Sequential multiplier, verilog written, slow, but consume fewer resources, the clock edge arrives, the input/output 1bit data
PARALLEL-MULTIPLIER
- vhdl code for a 32 bit parallel multiplier
jeas_reversable-vedic-multiplier
- reversible logic is mainly used to achieve low power. peres gate HUG gate is used to design a vedic multiplier. reversible gate we can give n numbers of input and we can get n number of output
binary multiplier
- verilog code for binary multiplier