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alteraexample
- CPLD/FPGA常用模块与综合系统设计实例光盘程序-CPLD/FPGA module with commonly used integrated system design example CD-ROM program
altpll0
- 锁相环的证实程序，可以在任何编译器中执行，但是要是TI公司的平台。-Confirmed by phase-locked loop process can be run on any compiler, but if TI' s platform。
test_pll
- 使用modelsim se6.5d仿真altpll锁相环 完整工程，verilog代码，因为没找到选的是vhdl-simulation pll with modelsim se6.5d
fpxz
- 分频选择系统。inclk0端输入25MHz信号，通过altpll倍频为400MHz信号C0端输出，需求不一样自己改倍频器参数。分频器clkdiv用来二分频、四分频、八分频、十六分频，分别分频为200MHz、100MHz、50MHz、25MHz四种频率信号输入到选择器中。选择器的TCLK是外部输入信号，A[3..0]是四个独立按键，选择器是用按键的不同组合来从四个分频喜好和一个TCLK中选择一路输出。代码清晰易懂，不符合需求请自行扩展-F
fp1-40-1_1
- fpga任意频率输出，精度《=2 ，串口控制分频系数，从50hz-51.2k精确分频，其中还包括小数点的处理。 通信部分：波特率处理模块、数据接受模块、数据校验及解码模块 分频部分：altpll锁相环模块，分频数计算模块、小数0.5检验模块、分频模块 -fpga any frequency output accuracy " = 2 , serial control division factor, from 50h
CoreCourse_GHRD_第二课
- 这是小梅哥qsys第二课的源码包。这些资料提供给大家学习交流之用。(Processor nios2 Nios II 13.0 All Components nios2 altera_nios2_qsys 13.0 sdram altera_avalon_new_sdram_controller 13.0.1 uart_0 altera_avalon_uart 13.0.1 pio_l
CoreCourse_GHRD_第三课
- 这是小梅哥的qsys学习第三课的内容，这些资料供大家学习交流之用。(Processor nios2 Nios II 13.0 All Components nios2 altera_nios2_qsys 13.0 sdram altera_avalon_new_sdram_controller 13.0.1 uart_0 altera_avalon_uart 13.0.1 pio_l
CoreCourse_GHRD_第四课1
- 这些资料是小梅哥qsys学习第四课第1部分的资料，这些资料供大家学习交流之用。(Processor nios2 Nios II 13.0 All Components nios2 altera_nios2_qsys 13.0 sdram altera_avalon_new_sdram_controller 13.0.1 uart_0 altera_avalon_uart 13.0.1
CoreCourse_GHRD_第四课2
- 这些资料是小梅哥的qsys学习资料，这些资料供大家学习和交流之用。(Processor nios2 Nios II 13.0 All Components nios2 altera_nios2_qsys 13.0 sdram altera_avalon_new_sdram_controller 13.0.1 uart_0 altera_avalon_uart 13.0.1 pio_l
timing_constraints
- 方法能够自动地约束 PLL 的输入和输出时钟。ALTPLL megafunction 中指定的所有 PLL 参数都用于约束 PLL 的输入和输出时钟。(Methods can automatically constrain PLL input and output clock.Named in ALTPLL megafunction.All PLL parameters are used to constrain PLL input a