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二进制串行-1计数器
- 大学计算机数字逻辑实验作业 用Multisim仿真软件编写 计数器 用双D触发器74Ls74构成四位二进制串行计数器 二分频计数原理-University computer digital logic operations using Multisim experimental simulation software used to prepare counter-D Trigger 74Ls74 constitute four ser
dianzizhong
- 这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
计数器：generate语句的应用
- VHDL语言应用实例,计数器的设计,用GENERATE语句实现-VHDL example, counter design, realization GENERATE statement
anti_tr2
- 防抖电路设计,采用计数器内部及时,科以有效防止按键抖动带来的错误操作-camera circuit design, the internal counter using timely, and in the keys to effectively prevent the wrong jitter operation
十进制计数器和数字钟
- 此程序是两个简单十进制计数器和数字钟，不完备之处请指教，谢谢！-this procedure is a simple two decimal counter and digital clock, from incomplete please enlighten, thank you!
frequency_counter_2(successful)(top-down design).r
- 小巧的频率计数器，VHDL源代码和仿真文件具全，直接从管工程文件拷贝过来。绝对可用。-compact frequency counters, VHDL source code and simulation with all documents directly from the control engineering documents copied. Absolutely available.
可预置的8位计数器源程序
- 可预置的8位计数器程序的主要部分分析 #include <AT89X51.H> //器件配置文件 #define uchar unsigned char //变量类型的宏定义 #define uint unsigned int uchar code SEG7[10]={0x03,0x9f,0x25,0x0d,0x99, //0~9的数码管段码 0x49,0x41,0x1f,0x01,0x09}
maxshiyan
- 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 A
EDK_timer_ex
- EDK_timer_ex定时器计数器的开发 -EDK_timer_ex timer counter Development
cfdgnjsq
- 1.计数器数字图片和统计图标两种机制共存，众多设置可调。 2.scr ipt脚本和Img非脚本两种方式调用计数器，Img非脚本方式计数器可以在任何能插入图片的地方使用。 3.独有的错误自动修复机制，能在计数器发生错误后自动修复。 4.完全杜绝并发线程容易对数据库造成的损坏，在流量大的网站上使用表现很稳定。 5.缓存机制，在缓存中保存数据，操作常见动作，大量减少对数据库的增加，删除频繁的操作。-1. Counter
VHDL.sheji.2
- 电子时钟VHDL程序与仿真 10进制计数器设计与仿真 6进制计数器设计与仿真-electronic clock procedures and VHDL simulation Decimal counter design and simulation of six NUMBER Design and Simulation
jcq
- max+plusII下的各种功能的计数器vhd-under the various functions of the counter vhd
cpu-z-134
- 这是一个计数器输出转为8421BCD码输出的程序.-This is a counter output code output to 8421BCD procedures.
codeofvhdl2006
- 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF
电子钟.计数器
- 里面包含了18个定时定数器，包含各种类型复杂程度不一的源程序，譬如0-99啊，液晶万年历，倒计时，警报器
12进制计数器
- 应用VHDL语言编写十二进制计数器
7位二进制计数器
- 应用VHDL语言编写设计一个带计数使能、异步复位、同步装载的可逆七位二进制计数器，计数结果由共阴极七段数码管显示
TEA5767收音机程序，PIC做计数器和温度计
- TEA5767数字DSP调频收音机制作资料51控制的 PIC16F72单片机的ADC运用 PIC单片机控制的TEA5767控制收音机
计数器控制周期性写时序
- 50MHz的晶振频率，可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲，意味着20000个时钟为一个大循环，换成二进制，需要15位的计数器，计到19999强制归零。 不可能产生30ms的准确写宽度，最小只能用两个周期产生40ms宽的写脉冲。
GBBS微论坛(中秋版) v3.1.7
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