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b60jian2
- 60进制减法 相比较 代码效率高 可以进行级联-60 compared to 229 subtraction efficient code can be concatenated
FindBase
- 同一个数会由于采用不同的基数而使得其表现的形式是完全不一样的，在我们的学习中，我们熟悉的基数有10进制、12进制、60进制、2进制、8进制和16进制。比如数据12，如果我们用2进制表示，则它就是1100；如果用3进制表示就是110；如果用8进制表示则是14。我们的编程任务就是与数的进制（也就是基数）有关。 程序中我们会给大家很多个数对（假设每个数对的数用X和Y表示），程序需要解决的问题就是为X和Y各选择一个最小的基
simple_clock_VHDL
- (1)具有时、分、秒计数显示功能，小时为24进制，分钟和秒为60进制。 （2）可以根据需要设置复位、清零、置位等功能。 -(1) with time, minutes and seconds count display, 229 hours for 24, 50 minutes and 60 seconds for the 229. (2) can be reset according to the need, resett
60counter
- 60进制计数器,其功能是实现60进制计数的vhdl语言
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码
cont60
- 这个压缩程序包含两个60进制计数器的源代码，可供习惯不同编程风格的用户使用
CNT60
- 60进制加法器 本人自己编的，已通过老师检验，如有不足之处请多多指教
b60jian2
- 60进制减法 相比较 代码效率高 可以进行级联-60 compared to 229 subtraction efficient code can be concatenated
FindBase
- 同一个数会由于采用不同的基数而使得其表现的形式是完全不一样的，在我们的学习中，我们熟悉的基数有10进制、12进制、60进制、2进制、8进制和16进制。比如数据12，如果我们用2进制表示，则它就是1100；如果用3进制表示就是110；如果用8进制表示则是14。我们的编程任务就是与数的进制（也就是基数）有关。 程序中我们会给大家很多个数对（假设每个数对的数用X和Y表示），程序需要解决的问题就是为X和Y各选择一个最小的基
simple_clock_VHDL
- (1)具有时、分、秒计数显示功能，小时为24进制，分钟和秒为60进制。 （2）可以根据需要设置复位、清零、置位等功能。 -(1) with time, minutes and seconds count display, 229 hours for 24, 50 minutes and 60 seconds for the 229. (2) can be reset according to the need, resett
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码-VHDL hardware descr iption, the use of the environment Quartus2 6.1, respectively, for 16 M and 60 M-ary counter source code
cont60
- 这个压缩程序包含两个60进制计数器的源代码，可供习惯不同编程风格的用户使用-The compression process consists of two 60-band counter source code for different programming style habits of users
CNT60
- 60进制加法器 本人自己编的，已通过老师检验，如有不足之处请多多指教-60 hexadecimal adder I own, and has passed the teachers examination, any inadequacies in the exhibitions, please
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- cnt6.bdf 六进制约翰逊计数器 counters.vhd 不同功能的简单计数器 count60.vhd 60进制计数器 count60.bdf 60进制计数器 counter_1024.vhd 8位二进制计数器 counter_1m.vhd 16位二进制计数器 counter.vhd N进制计数器-M Johnson cnt6.bdf six different functions counters.vh
VHDL1
- 数字电子时钟中，秒和分要求要有60进制计数器和24进制计数器，此为60进制计数器-Digital electronic clock, the seconds and sub-band requires 60 counters and 24-ary counter, this counter is 60 hexadecimal
60jinzhijiafajishuqi
- 60进制加法计数器设计时主要采用数电知识，采用清零法和反馈置数法进行电路设计。用两片74161，采用反馈清零法进行电路设计，此时相当于设计两个加法计数器，左边的是高位片，此时的高位片在电路中相当于是一片六进制的加法计数器，逢六进清零，右边的是低位片，相当于一个十进制的加法计数器，逢十清零，此电路采用置零法与反馈清零法用multisim中进行仿真-60 Counter-band adder design using a number of
cout60
- 用VHDL语言编写的60进制计数器，初学者使用-VHDL language with the 60 binary counter, for beginners to use
VHDL_60-system_counter
- 用VHDL语言编写的简易60进制的可调节计数器，用于Xilinx ISE软件-A 60-digit system settable countr using VHDL, programming using Xilinx ISE
设计60
- 用74ls161实现60进制计数功能，异步清零法(74161 to achieve 60 hexadecimal)
进制转换
- 进制转换 10进制和 60进制 度:分:秒与度°分′秒″格式 可以设置精度范围(Hexadecimal 1060 conversion)