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  1. board123

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  2. 1 本程序为DSK板的初始化过程。 2.当DSP的主时钟频率为50MHz时,计算锁定时间定时器PLLCOUNT的值,并修改相关程序。 3.将主时钟的频率分别设置为50MHz、20MHz、10MHz、5MHz,通过观察LED指示灯的闪动频率来验证程序运行是否正确。-a procedure for DSK board initialization process. 2. When DSP master clock frequency
  3. 所属分类:其它资源

    • 发布日期:2008-10-13
    • 文件大小:1.78kb
    • 提供者:
  1. board123

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  2. 1 本程序为DSK板的初始化过程。 2.当DSP的主时钟频率为50MHz时,计算锁定时间定时器PLLCOUNT的值,并修改相关程序。 3.将主时钟的频率分别设置为50MHz、20MHz、10MHz、5MHz,通过观察LED指示灯的闪动频率来验证程序运行是否正确。-a procedure for DSK board initialization process. 2. When DSP master clock frequency
  3. 所属分类:DSP编程

    • 发布日期:2024-11-22
    • 文件大小:2kb
    • 提供者:
  1. cc2430

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  2. cc2430 zigbee芯片的最新资料20070319-cc2430 zigbee chip to the latest information 20070319
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2024-11-22
    • 文件大小:1.42mb
    • 提供者:邱比特
  1. source

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  2. zigbee 无线收发spi接口C语言例程-zigbee wireless transceiver spi interface C language routines
  3. 所属分类:微处理器(ARM/PowerPC等)

    • 发布日期:2024-11-22
    • 文件大小:2kb
    • 提供者:liuning
  1. ZIGBEEIntroductionBook

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  2. zigbee入门极为经典的介绍,对于zigbee的原理,具体应用,解决方案做了详细的介绍。 -err
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2024-11-22
    • 文件大小:2.04mb
    • 提供者:刘云
  1. SPWM_ASM

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  2. 本例载波频率为20KHz,或载波周期为50μs。DSP晶振10MHz,内部4倍频,时钟频率为40MHz,计数周期为25ns。假设调制波频率由外部输入(1~50Hz),并转换成合适的格式(本例为Q4格式)。调制系数M为0~0.9。死区时间1.6μs。最小删除脉宽3μs。 主程序的工作是根据输入的调制波频率计算N、2N和M值。 -Example for the carrier frequency 20KHz, or carrier
  3. 所属分类:汇编语言

    • 发布日期:2024-11-22
    • 文件大小:15kb
    • 提供者:liuhx
  1. PulseCompress

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  2. 编写利用FFT实现脉压的ADSP测试程序,DSP平台为TigerSHARC处理器,编程语言不限,完成脉压计算。波形数据的采样频率为20MHz,信号的调频带宽1~10MHz可以选择,脉冲宽度20~200us可以选择。将MATLAB中产生的零中频线性调频信号的波形数据,导入VDSP++中,利用软件的仿真功能,运行程序,并且观察结果。统计计算脉压前后脉冲宽度的变化,脉压的增益。比较不同窗函数对脉压输出脉冲幅度和宽度的影响。统计不同条件下的运行
  3. 所属分类:DSP编程

    • 发布日期:2024-11-22
    • 文件大小:1.83mb
    • 提供者:
  1. ber

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  2. In OFDM transmission, all the available subcarriers from the DFT is not used for data transmission. Typically some subcarriers at the edge are left unused to ensure spectrum roll off. For the example scenario, out of the
  3. 所属分类:Modem编程

    • 发布日期:2024-11-22
    • 文件大小:1kb
    • 提供者:azer
  1. ADtest

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  2. FPGA外接20MHz晶振,建立锁相环,再分频得到10MHz和8MHz时钟-I can t.
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-22
    • 文件大小:389kb
    • 提供者:xuyue

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