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8位加法器
- 很简单很实用的8位加法器VHDL源代码！
5位逐位加法器：
- 1、5位逐位加法器：
vhdl五位加法器
- vhdl五位加法器
eda四位加法器
- eda四位加法器
ADD_SUB
- 11,13,16位超前进位加法器的Verilog HDL源代码。-11,13,16-CLA for the Verilog HDL source code.
adder_ahead8bit
- 本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.-using verilog HDL achieve the eight-ahead adder, fully demonstrates the CLA for ordinary Adder and the distinction between.
LAC_adder16
- 十六位超前进位加法器，Verilog HDL-16-ahead adder, Verilog HDL
CLA8
- 一个超前进位加法器的Verilog实现，内含测试文件，可以综合，非常有参考价值-A CLA of Verilog realize that contains the test documents, can be integrated and very useful
ahead_adder
- 用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。-Verilog language using an 8bit realize the CLA, including the test file.
CLA
- 超前进位加法器得VHDL实现小点资料代码-CLA was a small point of information VHDL code
8adderverilog
- 8位加法器的实现，非流水线结构，很不错。我测试过，效率比较高-8-bit adder realization, non-pipelined structure, is pretty good. I
adder8b
- 本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。-This procedure is to use two four parallel binary adder cascade manner through an 8-bit adder.
VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。-This procedure is completed into the four-bit input and output binary adder computing, programming thinking of using truth table into a Boolean equation using
eecadd_8
- 此程序采用VHDL语言，利用元件例化语句，在带BCD码转换的4位加法器的基础上完成8位加法器的例化-This procedure using VHDL language, the use of components Example of statement with BCD code-switching in the four adder based on the completion of 8 Example of Adder
add2
- 两个4bit超前进位加法器实现8bit加法器-Two 4bit CLA realize 8bit adder
trueif
- 一个超前进位加法器（及其testbench) .v文件-A CLA (and its testbench). V file
VHDL-ADDER
- VHDL的N位加法器，非常的好用，经过仿真验证的！-VHDL N-bit adder, very easy to use, after the simulation!
work1ADD8
- 组合电路的设计8位加法器设计(ADD8.vhd)-Combinational Circuit Design 8-bit adder design (ADD8.vhd)
add
- 使用verliog语言去FPGA实现10位加法器(Using FPGA to implement 10 bit adder)
si四位加法器
- 内含三个普通的四位加法器，adder，adder4-2，adder4-3(library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity full_adder is port( a,b,ci :in std_logic; s,co :out std_logic); end entity; architecture rtl