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基于MCS_51单片机的高精度数字测相方法.pdf
- 相位是周期信号的一种重要的波形参数. 利用 MCS - 51 单片机与外部电路相结合 ,充分 利用其片内资源 ,采用过零鉴相法 ,高频脉冲填充计数 ,多周期等精度测量方法 ,实现了相位差的高精度 测量. 着重介绍了系统原理及硬软件实现方法
1_061115131201
- 数字边沿鉴相器 verilog源程序 -figures for 2500 phase-2500 verilog source digital phase detector verilog source
sdui
- 用数值计算方法研究三阶锁相环的非线性性能及其改善途径.建立具有正弦鉴相特性的三阶锁相 环的动态非线性微分方程 ,通过编制数值解程序 ,求出不同条件下的相轨迹和时间响应图 ,分析了电路参数和初 始条件对三阶锁相环非线性性能的影响 ,并提出改善非线性性能的途径.-numerical calculation method PLL third-order nonlinear properties and improved ways. E
digitalPLL
- 数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.-DPLL realize source, has a great reference value. By the phase detector counter modulus K addition and subtraction circuit synchronous pulse addition and sub
E1_DCR
- 2MHz的数据时钟恢复电路，包括鉴相器、分频器及滤波器-2MHz data clock recovery circuit, including phase detector, divider and filter
PD_using_FPGA
- verilog编写基于fpga的鉴相器模块-Verilog preparation phase of the FPGA-based module
DigitalPLL
- 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
Designintelligentcarriertrackingloopbasedonsoftwar
- 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.-In the software receiver, based on the use of auxiliary frequency discriminator phase detector output, the introduc
ACarrierTrackingAlgorithmBasedOnFPLL
- 介绍了一种基于锁频锁相环(FPLL)的载波跟踪算法。频率跟踪模块可以适应较大动态范围的频率变化，基于软件的数控振荡器(NCO)模块可以达到极高的频率跟踪精度。由于有锁频环的频率牵引，锁相环路滤波器可以设计得很窄，具有很好的抑噪性能，满足精确跟踪载波相位的要求。因此，该基于FPLL的载波跟踪算法可以适应信号存在较大的动态范围和噪声干扰的应用环境；同时，其鉴频鉴相算法表达式简单，易于用可编程数字器件实现。-Introduce an appr
OpticalEncoders
- 用AT89S52实现鉴相功能，用于对光电编码器的输出进行编码。-Using AT89S52 realize phase function, optical encoder used to encode the output.
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- 数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值-Digital phase detector, digital PLL frequency synthesizer system FPGA realization of referential value
multipath_estimation
- 直扩系统中的多径干扰信号的估计消除技术，通过仿真标量多径对直达信号的鉴相特性的影响-DSSS system multipath interference estimate signal cancellation technology, through the simulation of scalar multi-path of the direct signal phase characteristics. .
quadrature_phase_detect
- verilog程序，正交鉴相算法。可用记事本打开。然后复制到Quartusii里。-The programe written in hardware discr iption languange verilog.
pll
- DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode,
DesignoftrackingloopofGPSsoftwarereceiver
- 本文在分析GPS 软件接收机跟踪原理的基础上，首先比较码环与载波环不同鉴相器的性能，然后对二阶锁相环中不同环路参数设下的跟踪效果进行仿真分析，最后设计 了合适的码环与载波环路，并用实际采集的GPS 数据论证了所设计环路的有效性，为GPS 软件接收机跟踪环路的设计提供了参考。-Based on the analysis of GPS receiver tracking software on the basis of the prin
84f704a6df6c
- 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。-MC145159 PLL frequency synthesizer design and realization of PLL frequency synthesizer the basic principles of integrated PLL chip
dpll
- 基于Verilog的数字锁相环。包括三个模块，数字鉴相器DPD、数字环路滤波器DLF、数控振荡器 DCO三部分构成-Verilog-based digital PLL. Consists of three modules, the digital phase detector DPD, digital loop filter DLF, digitally controlled oscillator DCO three parts
verilog_PLL
- 全数字锁相环的verilog源代码，包括鉴相器，K变摸可逆计数器，加减脉冲器和N分频器。已经仿真实现。(All digital phase-locked loop Verilog source code, including phase discriminator, K variable touch reversible counter, add and subtract pulse and N frequency divider. H
基于数字鉴相的自由轴法RLC测量方法研究
- 基于数字鉴相的自由轴法RLC测量方法研究，嵌入式系统实现LCR电桥的基本原理。(Research on RLC measurement method of free axis method based on digital phase discrimination and the basic principle of LCR bridge realized by embedded system.)
干涉仪程序
- 实现相关干涉仪包括数据产生和鉴相两部分。MATLAB实现。(The realization of correlation interferometer includes two parts: data generation and phase discrimination. Matlab implementation.)