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VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC08
work2CNT10
- 设计含异步清零和同步时钟使能的加法计数器
实验8 含异步清零和同步使能的计数器的设计
- 该压缩包内是一个含异步清零和同步清零的计数器，内还有源代码以及说明文档
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC08
work2CNT10
- 设计含异步清零和同步时钟使能的加法计数器-Clear design with asynchronous and synchronous clock so that the adder counter
yibuqingling
- 含异步清零和同步清零的计数器的设计，内容是源代码，以及相关文件，打开即可-Clear cleared asynchronous and synchronous with the counter design, content source code and related documents, can be opened
Program6
- 用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 -With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and
ADD
- 含异步清零和同步时钟使能的4位加法计数器的设计-Synchronization with asynchronous clear and clock enable the addition of four counter design
count
- 含异步清零和同步使能的计数器的设计，可以实现计数，异步清零，同步使能等功能(The design of a counter with asynchronous zero and synchronization enables counting, asynchronous zero, synchronization and other functions)