搜索资源列表
接口课程设计.rar
- 十字路*通灯管理 现对交通信号灯进行管理，车辆放行3分钟后，车行道黄灯闪烁5秒钟，以警示车辆将切换红绿灯。此时人行横道仍维持红灯点亮。车行道的黄灯闪烁5秒钟后，转为人行横道行人放行1分钟，然后再转为车行道车辆放行3分钟。如此循环重复。 用发光二极管模拟信号灯，8255A实现对信号灯的控制（所用端口自定），8253的计数器2定时向实验系统主片8259A的IRQ7请求中断，以实现3分钟，5秒钟和1分钟的定时。 实验系统8253计
一元稀疏多项式计数器
- 一元稀疏多项式计算器[加法和乘法] 问题描述： 设计一元系数多项式计数器实现两个多项式间的加法、减法。 基本要求： （1） 输入并建立多项式 （2） 输出多项式，输出形式为整数序列：n，c1，e1，c2，e2……cn，en，其中n是多项式的项数，ci，ei分别为第i项的系数和指数。序列按指数降序排列。 （3） 多项式a和b相加，建立多项式a+b，输出相加的多项式。 （4） 多项式a和b相减，建立多项式a-b，输出相减的多项式。 用带表头
计数器：generate语句的应用
- VHDL语言应用实例,计数器的设计,用GENERATE语句实现-VHDL example, counter design, realization GENERATE statement
7位二进制计数器
- 应用VHDL语言编写设计一个带计数使能、异步复位、同步装载的可逆七位二进制计数器，计数结果由共阴极七段数码管显示
数字钟的设计
- 数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。-digital timer usually are oscillator, dividers, decoder and display several parts. Which oscillator and divider standar
减法计数器
- EDA常用计数函数VHDL程序设计，减法计数器：可预置数：-common counting function EDA VHDL programming, subtraction counter : Preset :
计数器：generate语句的应用
- VHDL语言应用实例,计数器的设计,用GENERATE语句实现-VHDL example, counter design, realization GENERATE statement
数字系统设计相关
- 这是有关VHDL的相关源代码，有简易CPU、加法器、除法器、计数器等-This is the relevance of the VHDL source code, a simple CPU, Adder, Divider, counters, etc.
VHDL.sheji.2
- 电子时钟VHDL程序与仿真 10进制计数器设计与仿真 6进制计数器设计与仿真-electronic clock procedures and VHDL simulation Decimal counter design and simulation of six NUMBER Design and Simulation
60jinzhijiafajishuqi
- 60进制加法计数器设计时主要采用数电知识，采用清零法和反馈置数法进行电路设计。用两片74161，采用反馈清零法进行电路设计，此时相当于设计两个加法计数器，左边的是高位片，此时的高位片在电路中相当于是一片六进制的加法计数器，逢六进清零，右边的是低位片，相当于一个十进制的加法计数器，逢十清零，此电路采用置零法与反馈清零法用multisim中进行仿真-60 Counter-band adder design using a number of
ModifyInstruction
- 数字环路滤波器是由变模可逆计数器构成的。 该计数器设计为一个17 位可编程(可变模数) 可逆 计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversibl
ElectronicClockandsimulationwithVHDL
- 电子时钟VHDL程序与仿真。包括:10进制计数器设计与仿真,6进制计数器设计与仿真,24进制计数器设计与仿真.-Electronic Clock and simulation of VHDL program. Includes: 10 binary counter design and simulation, 6 binary counter design and simulation, 24 binary counter design
24秒倒计时篮球计数器设计（protues软件仿真）
- 篮球24s计时器设计multisimwo我只想在这个网站下一个文件啊(basketball 24s multisim multisim multisim)
至简设计法--篮球倒计时
- 篮球倒计时 工程说明 本项目包含2个按键和4位数码管显示，要求共同实现一个篮球24秒的倒计时，并具有暂停和重新计数复位的功能。 案例补充说明 与单片机等实现模式相比，FPGA倒计时系统大大简化，整体性能和可靠性得到提高。在篮球24秒倒计时的模块架构设计方面，只需要一级架构下的BCD译码模块、倒计时模块和数码管显示模块，即可实现24秒倒计时功能。(Basketball countdown Engineering descr iption
Reversible reversible 4 bit counter
- 可预制数的4位可逆计数器设计，protues平台 51单片机 全套工程文件：C源码、电路图及文明文档等(4 digit reversible counter design can be prefabricated, Protues platform, 51 single-chip full set of engineering documents: C source code, circuit diagrams and civilize
设计案例-FFT至简设计实现法
- DIT-FFT至简设计实现法 工程说明 案例补充说明 本案例无论是模块划分、计数器设计、还是乒乓操作的读写处理，都始终基于“至简设计”的原则，用简易的代码结构就能实现复杂的DIT-FFT蝶形运算，代码设计风格极其简洁，详细可参考附录代码。(DIT-FFT to Jane design and Implementation Engineering descr iption This design is based on the dis
模60计数器
- 基于basys2的模60计数器设计，语言verilog(Design of module 60 counter based on basys2, Language Verilog)
波浪型计数器
- 设计一个计数器，输入计数脉冲和清零信号，输出2位16进制计数值。计数器的计数规律如下:清零信号有效时输出0，计数脉冲上升沿时，输出由0递增到ff，再递减到1，然后在递增到fe，再递减到2，再递增，按如此规律反复计数。(A counter is designed, the count pulse and the zero signal are input, and the 2 - bit 16 - digit number is outp
基于单片机的频率计的设计论文
- 频率计数器的毕业设计 基于51单片机的范围10-500khz(The graduation design of the frequency counter 51 single chip microcompute)
课程设计——红外计数器
- 通过红外传感器进行物件技术，适合初学者，大学课程设计。(Through infrared sensors for object technology, suitable for beginners, university curriculum design.)