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counter60
- 该实验设计模60计数器，并通过数码管进行显示，最后实现秒表的功能。7段数码管采用共阴极数码管，如图1所示，当某段接有高电平时该段将发光。
voterandcounter
- 用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。
counter60
- 该实验设计模60计数器，并通过数码管进行显示，最后实现秒表的功能。7段数码管采用共阴极数码管，如图1所示，当某段接有高电平时该段将发光。-The experimental design mode 60 counters, and through digital tube display, and finally achieve the stopwatch function. 7 digital tube using a total di
voterandcounter
- 用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。-With VHDL source code written procedures, includes three of the voting machine, vote on seven people, and full adder, as well as modulu
liushi
- 模60、5计数器 实现计数功能，以00-59或00-04循环-60.5 Counter modulus function to achieve count to 00-59 or 00-04 cycle
shuzipiaobiao
- 数字跑表的60，100模计数器，2个模60，一个模100组成功能模块-mod60，mod100，count，EDA
counter60
- Verilog语言编写的模60计数器和testbench-Verilog language model 60 counters and testbench
cntm60
- 这是本人以前做过的一个基础例子，模60计数器，对于初学者有一定意义-I have done before this is a basic example, model 60 counters, have a certain significance for beginners
8-lights-the-controller-design
- 八路彩灯控制器的设计.数字钟的主体是计数器,它记录并显示接受到的秒脉冲个数,其中秒和分为模 60 计数器,小时为模 24 计数器,分别产生 2 位 BCD 码-8 lights the controller design.A digital clock are the subject of counter, it recorded and display to receive the number of second pulse, in
count
- basys2 模60计数器 并用数码管显示 verilog FPGA-basys2 mold 60 counter digital display
mo60xianshi
- 使用ISE软件在basys2开发板上写的模60计数器-Using ISE software development board wrote in basys2 counter mold 60
one_to_sixty
- 模60计数器，从一开始计数到六十，代码简单实用-60 die counter starts counting one to sixty, the code is simple and practical
counter60
- 基于FPGA的模60计数器，实现0-59计数，四个数码管后两个显示十位和个位，拨盘按钮P11为复位键。-FPGA-based mold 60 counters to achieve 0-59 counts, two of the four digital tube display after ten and a bit, dial button P11 for the reset button.
mol60
- 模60计数器，可以实现基本的模60计数功能-mold 60 counter
counter60
- 基于FPGA的模60计数器，实现0-59计数，四个数码管后两个显示十位和个位，拨盘按钮P11为复位键。-FPGA-based mold 60 counters to achieve 0-59 counts, two of the four digital tube display after ten and a bit, dial button P11 for the reset button.
m60v20161109
- 用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly)
m60component20161109
- 用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用，并使用了分块模式(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly, and the use of sub block mode)
deng
- 模60计数器，适应verilog 语言实现，一个小程序，联系制作(A module 60 counter, implemented in the Verilog language)
模60计数器
- 基于basys2的模60计数器设计，语言verilog(Design of module 60 counter based on basys2, Language Verilog)
m60
- 使用verilog实现模六十计数即0-1-2-3-4-5-.......-59-0-1-2的功能。(Use Verilog to realize the function of the mode sixty count, 0-1-2-3-4-5-....-59-0-1-2.)